摘要：介绍一种基于蓝牙射频电路可测性设计的8位逐次逼近型ADC.该电路的核心由采用rail-to-rail输入的比较器和R-2R网络结构的DAC组成.针对可测性设计的要求,电路结构简单紧凑,功耗低,芯片面积小.同时也提出,基于该ADC的一种适合于蓝牙射频电路的测试方法,通过该方法可以较好地对蓝牙射频电路的功能和性能进行监控和测试.芯片采用TSMC的0.35μm标准CMOS工艺制造,面积仅为0.15mm2.测试结果显示,在3.3V工作电压下,分辨率可达7位,且在高频工作环境下表现出很好的抗干扰特性.

摘要：逐次逼近型模数转换器,因其逐次逼近型寄存器而称为SARADC,广泛运用于要求最高18位分辨率和最高5 MSPS速率的应用中。其优势包括尺寸小、功耗低、无流水线延迟和易用。主机处理器可以通过多种串行和并行接口(如SPI、I^2C和LVDS)访问或控制ADC。讨论了一种可靠、完整数字接口的设计技术,包括数字电源电平和序列、启动期间的I/O状态、接口时序、信号质量以及数字活动导致的误差。

摘要：Maxim推出业内尺寸最小的12引脚、18位逐次逼近型（SAR）模，数转换器（ADC）MAXlll56。MAXll156在微型3mmX3mmTDFN封装中集成了内部基准和基准缓冲器，与竞争方案相比大幅降低成本并节省至少70％的电路板空间。该款高性能ADC可提供18位分辨率，超摆幅（Beyond—the—RailsTM）技术能够在＋5V单电源供电条件下支持±5V的输入信号范围。该技术无需使用负电源，大大简化设计。

摘要：针对植入式医疗装置对模数转换器（ADC）的超低功耗和高精度要求,提出了一种共模恒定型分段混合编码结构的逐次逼近式模数转换器（SAR-ADC）。该SAR-ADC的电容数模转换器DAC中采用分段混合编码结构,兼具了分段二进制编码的低功耗优势和分段温度计编码的高线性度优势。共模恒定型控制方式具有极低的动态功耗。采用HHNEC 0.35μm CMOS工艺完成了10位共模恒定型分段混合编码SAR-ADC的电路和版图设计。后仿真结果表明：所设计的SARADC的电源电压范围为1.8~3V;在采样率为103 s-1的条件下,其有效位数为9.4位;整个SARADC所消耗的电流仅为60nA,在同等工艺条件下具有更低的功耗;所设计的转换器能够满足心脏起搏器等植入式医疗装置的需求。

摘要：本文设计了一款低功耗12-bit 50-MS/s逐次逼近型模数转换器,提出了一种动态比较器失调电压校正技术,取代了采用预放大器降低比较器失调电压的传统方法,解决了比较器低功耗和高精度之间的矛盾;基于时分复用的方法,改进了转换器核心数字逻辑,只需传统结构1/2的硬件电路便能实现相同的功能.此外,本文针对桥接电容和寄生电容引入的非线性问题做了详细的分析和公式推导.本设计采用SMIC 65nm标准CMOS工艺,核心芯片供电电压为1.2V,采样速率为50MS/s,版图后仿真结果表明,该ADC可达到71.5dB的信噪比和84.5dB的无杂散动态范围,功耗为4mW,芯片核心面积为0.3×0.2mm2.

摘要：针对便携式可穿戴移动设备的低功耗要求,提出了一种超低功耗逐次逼近型(SAR)模数转换器(ADC)。所提出的SAR ADC在数模转换器(DAC)电容阵列中设计了改进型电容拆分电路来降低系统的功耗和面积;并采用双尾电流型动态比较器架构降低比较器功耗。采用0.18μm CMOS工艺对所提出的SAR ADC进行设计并流片。测试结果表明在1.8 V供电电压,采样率为50 k Hz的条件下,其有效位数为9.083位,功耗仅为1.5μW,优值55.3 f J,所设计的ADC适合于可穿戴式设备的低功耗应用。

摘要：传统SAR ADC结构在高采样速率高精度运行时,会导致功率效率降低。因此,提出了一种新型的10位50 Msample/s混合结构两步式ADC,分别采用逐次接近寄存器(SAR) ADC和基于时间-数字转换器(TDC)的ADC作为粗和精转换器。通过结合SAR和TDC架构的优点,无需高增益放大器来实现倍增数模转换器高线性度,提出的架构可以在不影响操作速度的情况下实现ADC功耗降低。另外,两个数字误差校正分别用于补偿TDC误差和最终ADC输出。采用0.13μm COMS工艺进行了具体实现,面积为0.12 mm^2。测试结果显示,提出的ADC在1.2 V电源电压的消耗仅为1.2 mW,信噪比失真率为53.7 dB,无杂散动态范围为60 dB,FOM值为53.6 fJ/Conv。

摘要：设计了一种适合于无线传感网(WSN)结点SoC芯片传感器接口电路应用的12 bit精度逐次逼近型(SAR)模数转换器(ADC)。为了实现高精度、低成本,并兼容射频CMOS工艺的要求,利用全差分结构和带有Auto-zero失调消除功能的比较器提高转换精度。采用分段式电容阵列DAC减小芯片占用面积,通过构造符合精度要求的MOM电容单元,使电容阵列符合射频CMOS的工艺特点,利于嵌入式应用。同时,采取增加辅助电容的办法扩大输入信号范围。该ADC在0.18μm 1P6M标准CMOS工艺下实现,版图面积为0.9 mm2,最高采样速率为1 MS/s,在1.8 V电源电压下,整体功耗仅为2 mW。

摘要：设计了一种12位1 MS/s单端结构的自校准逐次逼近型模数转换器(SAR ADC)。采用串联三段式7位校准DAC阵列结构来校准高6位误差电压,减小了面积,扩大了校准范围。将校准DAC的初始态接为中间态,简化了校准逻辑控制过程。采用'双寄存器'预判的方式,提高了回补校准码的效率。在电源电压为3.3 V、转换速率为1 MS/s的条件下,进行了仿真验证。结果表明,该SAR ADC校准后,SNDR从校准前的49.2 dB提升到71 dB,DNL、INL分别从校准前的-1 LSB/+21.250 LSB、-17.398 LSB/+10.152 LSB减小到-0.25 LSB/+0.5 LSB、-1.048 LSB/+0.792 LSB。

摘要：设计了一种12位4MS/s的异步逐次逼近型模数转换器(SAR ADC)。采用一种既能节省开关动态功耗又能减小电容面积的开关切换策略,与传统结构相比,开关动态切换功耗节省了95%,电容总面积减小了75%。为了避免使用高频时钟,采用了异步控制逻辑,采样开关采用栅压自举开关以便提高ADC的线性度,动态锁存比较器的使用减小了静态功耗,片上集成了电压参考电路和相关驱动电路。基于SMIC 0.18μm CMOS工艺,在1.8V电源电压和4 MS/s转换速率条件下,经后仿真得到ADC的信号噪声失真比SNDR为70.2dB,功耗仅为0.9 mW,品质因素FOM为109fJ/conversion-step。