摘要：核电数字化仪控系统需要高可靠性和安全性,对其进行充分的验证和测试至关重要。为促进FPGA技术在核电行业发展,需要能够被普遍认可的FPGA验证方法。然而现阶段的国际标准和研究报告(如IEC62566和NUREG/CR-7006)仅阐述了基于FPGA核安全级仪控系统的生命周期,并未涵盖具体的FPGA验证方法。因此,本文将介绍通用验证方法学(UVM)在核安全级仪控平台(NASPIC)FPGA软件自动化测试方面的应用,为同行提供一个技术参考。本文首先介绍UVM的架构,叙述基于UVM的FPGA验证平台搭建流程;其次,本文描述了NASPIC平台高速串口收发器(transceiver)的测试流程;最后,通过对比UVM与传统FPGA验证方法,说明UVM的优缺点。

摘要：针对带有异步接口的CAN控制器,设计实现了一种基于UVM的随机化、可重用的功能验证平台。该平台使用面向对象的UVM类搭建,代码可重用性更强,开发周期更短;引入随机化程度更高的激励加快功能验证的收敛速度,且更加贴近芯片的实际应用场景;自动化比对机制可以实时地输出结果报告,便于问题的定位和调试。平台独创性地实现了CAN总线代理器和异步接口驱动器两个组件,兼容CAN 2.0B标准协议和Intel/Motorola异步接口时序,实现了平台与DUT的数据交互。实验结果表明,设计验证平台可以有效验证待测设计异步接口CAN控制器。

摘要：为了增强固态硬盘(Solid State Disk,SSD)的数据安全,介绍了SSD主控芯片中一种满足《安全芯片密码检测准则》二级要求设计的数据SM4加解密模块。另外,为了验证模块设计的正确性,介绍了基于通用验证方法学(Universal Verification Methodology,UVM)设计的自动化验证平台,以设计功能点和代码覆盖率为衡量指标,数据加解密模块被该验证平台较充分地验证,最终达到片上系统(System on Chip,SoC)的流片交付标准。

摘要：通过分析直接内存存取(DMA)控制器的工作原理和主要功耗来源,发现其在空闲状态时依然存在功耗较高的问题,为了解决空闲状态功耗损失问题以及满足DMA控制器实际传输过程中可能出现的暂停需求,提出了一种可暂停的低功耗DMA控制器设计方案。采用自适应时钟控制机制,通过加入时钟门控技术,根据DMA数据传输需求动态调整时钟,使DMA引擎模块功耗降低了62%。针对暂停需求,采用了一种可暂停的控制策略,通过加入暂停指令,实现对DMA传输的实时暂停和恢复,提高了DMA控制器的灵活性。为了保证DMA控制器功能的正确性和完备性,采用基于覆盖率驱动验证(CDV)的验证策略,划分DMA控制器的功能点,针对每个功能点编写测试用例,搭建通用验证方法学(UVM)仿真验证平台,进行大量随机测试和定向测试,给出了测试的结果以及完整的覆盖率分析结果。

摘要：在CPU验证过程中,传统伪随机指令生成器通过生成大量合法无序的指令序列,从而实现功能覆盖率或代码覆盖率的验证目标。然而,没有趋向针对性的指令生成,为达到指标需要耗费大量的人力及时间成本。该文以一款基于精简指令集(RISC-V)自研核心为例,在基于通用验证方法学(Universal Verification Methodology, UVM)的验证平台上设计出一种伪随机指令生成器,并针对普通伪随机指令生成器覆盖率低、收敛速度慢的问题,建立GRU_LSTM算法模型,并结合强化学习(Reinforcement Learning, RL)算法构建新算法模型RLGRU_LSTM应用于伪随机指令生成过程,并且针对RL方向决策,提出了基于霍夫曼编码的CPU指令包编码方式训练opcode分布,同时融合了CPU指令类型和指令间执行顺序因素,快速捕获人工定向验证预料不到的验证盲点,有效加快了代码覆盖率达到预期的进程。该文着重描述伪随机指令生成器及RLGRU_LSTM算法对模型训练过程的指导。实验结果表明,与直接使用伪随机指令生成技术相比,该方法在约定伪随机指令条目下,相比传统伪随机方法能提高约19%的覆盖率,收敛至目标覆盖率消耗时长减少22%。

摘要：基于通用验证方法学(Universal Verification Methodology, UVM)搭建了可用于AXI4总线协议的验证平台,该验证环境针对基于AMBA总线的AXI4 IP功能的验证需求搭建。该验证平台结合通用功能组件设计总线功能模型,设置受约束的随机激励与定向测试,构造不同的测试用例,完成验证结果的自动校验,提高了验证效率和平台的可移植性。在AXI4多主多从的互联结构下,对乱序传输、突发传输以及混合交叉读写类型等进行充分验证。验证进度可从仿真日志、覆盖率指标以及波形图直观判断,搭建的验证平台完成了AXI4总线的验证任务。

摘要：验证平台主要通过覆盖率驱动的收敛技术,并结合定向测试与可约束的随机激励,对多核加速器芯片中的IP进行功能型验证。验证环境按照卷积神经网络硬件加速器的验证需求搭建,对设计中卷积、激活、池化、全连接的功能层和基地址和数据偏移等数据流控制功能验证。实验结果证明,验证平台按照通用验证方法学(Universal Verification Methodology,UVM)中的机制,量化验证进度,确保功能模块的验证完备性;经过少量修改即可对不同结构层的神经网络模型的硬件加速器验证平台重用,缩短了验证周期。

摘要：针对移动产业处理器高速显示串行接口(MIPI DSI),提出了一种基于通用验证方法学(UVM)的系统级可重用验证方法,并设计了相应的验证平台。该平台可重复利用性强,平台中设计的各种组件和测试激励在不同项目中均可重复利用或稍加修改即可利用,大大缩短了验证时间;从系统级上验证,而不是模块级,因此更加接近整体芯片的实际运行过程,能更好地发现设计上的错误;平台中设计的参考模型通过记分板可实时在线比较期望值和实际值,一旦不匹配,仿真立即停止并报告详细的错误信息,便于快速精准定位错误,缩短了调试的时间。实验结果表明,设计的系统级可重用验证平台能够有效验证MIPI,除一些冗余的信号和代码外,覆盖率达到100%。

摘要：本文提出和实现了一种基于通用验证方法学(Universal Verification Methodology,UVM)的单线协议(SingleWire Protocol,SWP)接口模块验证方法。通过此验证方法实现的验证环境可以对SWP接口模块进行充分验证。具体来讲,通过引入随机激励提高了验证效率,通过添加计分板组件实现了通信数据的自动比对。此外,本方法中层次化的验证组件还可重用到类似的接口模块验证中。

摘要：随着芯片的规模和复杂度日益增大,软件环境下的功能验证越来越无法满足高效率的芯片生产流程的需求。因此,验证效率的提高变得十分关键。针对RFID数字基带系统中标签——阅读器链路的FM0和Miller编码模块,利用FPGA硬件平台的高速性能和面向对象编程的优势,搭建了一种基于覆盖率驱动的UVM软硬件协同验证平台。FPGA端将集成有RS-232串口收发模块的可综合待测设计下载到硬件上,PC端采用winsock API编写数据上行和下行通路的C程序。验证平台仍保留在仿真软件QuestaSim中运行,并通过DPI接口调用的方式与硬件平台进行通信。最终,上述方案在Altera开发板实现。实验结果表明,该验证平台的功能覆盖率达到100%,能够有效提高验证效率并且能够为大规模SoC的验证所用,同时还具有硬件资源占用率低以及可维护性和可复用性强的优点。