摘要：通过对高电压直流输电(HVDC)换流阀控制原理的分析,在目前国内智能电网的发展现状和国际上现场可编程器件(FPGA)最新技术的基础上,提出了一种基于部分重配置技术的HVDC换流阀智能控制系统。该系统基于FPGA的部分重配置技术,使其在稳定工作情况下,可以动态更新智能电网协议设计以及接口设计,避免了传统更新硬件时导致的电网停电和断点;同时部分重配置技术的使用减少了FPGA的资源占用,降低了产品的开发成本。该系统使用SOC架构,增加了系统的灵活性和减少系统研发和调试的时间;其物理层和链路层可实现目前国内智能电网所有主流通信协议,并与现有智能电网进行互联互通;该控制系统目前使用于HVDC换流阀实验和对换流站中换流阀实时监控,但是其成熟稳定的架构也使其可以广泛应用于智能电网的其它设备。

摘要：SEM IP(Soft Error Mitigation软错误缓解核)是对SRAM FPGA设计进行单粒子故障注入的一种有效方法.然而由于目标设计与SEM IP部分随机布局布线在一块芯片上,导致进行故障注入时很有可能会打翻SEM IP所使用的配置寄存器而导致故障注入停止工作,同时对于目标设计失效率统计不准确.为解决这一问题,基于SEM IP和部分重配置技术开发了一套单粒子故障注入原型系统用于单粒子故障注入实验.该方法将SEM IP和目标设计布局布线到芯片的不同区域,能够只对目标设计所在区域进行故障注入并且不中断目标设计运行,并且在发生不可纠正错误后对目标设计所在区域进行部分重新配置,配置数据更少,用时更短,系统故障的注入效率大大提高,提高对于目标设计软错误失效率估计的准确性.

摘要：我们在本项工作中解决的问题是:证实部分重配置适用于基于生物识别特性的复杂个人识别算法的开发;运用二维设计抽象层对功能进行空间和时间的管理。

摘要：针对FPGA的逻辑资源测试,提出了一种内建自测试方法。测试中逻辑资源划分为不同功能器件,对应各个功能器件设计了相应的BIST测试模板。在此基础上进一步利用FPGA的部分重配置性能优化BIST、测试过程,最终在统一的BIST测试框架下,采用相对较少的配置次数完成了逻辑资源固定故障的全覆盖测试。

摘要：图像处理算法IP核的验证是SoC和FPGA在机器视觉领域应用的关键。为了提高验证时效性,本文基于ARM+FPGA异构平台,联合上位机软件,针对图像处理算法IP核设计了一种兼具泛用型、实时性和敏捷性的验证框架。验证框架通过ARM处理器与上位机建立千兆以太网通信,实现测试激励和测试响应的实时传输,使用FPGA以兼容多类型不同分辨率的图像为目的构建数据总线,配置总线和处理模块,并结合部分重配置实现待验证算法IP核的快速迭代。实验结果表明验证框架对于以8,16,24 bit位深度图像为处理对象和结果的算法IP核具有可重用性,待验证IP核的部署速度相对全局重配置提高了25倍。与现有的FPGA验证技术相比,具有更好的可重用性,更短的验证周期,并且测试激励更具有针对性,待验证IP核的部署更加敏捷快速。

摘要：在空间应用中,静态随机访问存储器(SRAM)型现场可编程门阵列(FPGA)电路会遭遇空间辐射环境单粒子效应(SEU)引起的逻辑位翻转错误.为了在设计过程中,快速对功能电路设计的容错防护能力进行评估,本文提出一种基于部分重配置技术的随机多位故障注入和统计评估的方法,可计算出动态翻转截面.并搭建了一个故障注入系统,以六路移位寄存器作为功能电路进行了多种参数组合(重复次数和注入位数)的随机故障注入试验.实验数据与传统方法数据进行对比,证明本文所述方法的可行和准确性.

摘要：仲裁器是双机容错系统的关键部分。本文首先分析仲裁器的功能结构,分析双机系统的故障类型和检测方法,然后在FPGA芯片上,采用片内三模冗余技术和少数表决器方法设计仲裁器,并进行部分重配置设计。解决仲裁器的单点故障和故障累积问题,实现高可靠性的仲裁器设计,并设计相关测试方法完成测试工作。