摘要：从频率合成器的构成和噪声模型入手,分析了主要单元电路对噪声的贡献,进而研究了各频率合成器模块中的噪声影响因子,建立了不同模块的噪声模型,并在模型基础上改进了压控振荡器的电流源结构及鉴相器的延时单元电路,从而提高了频率合成器的噪声性能。根据上述方法,采用0.18μm射频CMOS工艺设计实现了一款低功耗、低噪声的频率合成器,经测试,核心电压1.8 V,功耗54 m W,带内噪声达到了-98 d Bc/Hz。测试结果表明噪声指标达到了国外同类产品水平,为设计和研发高集成度的射频收发系统芯片提供了很好的参考。

摘要：基于具体的系统需求,采用标准0.18μm CMOS工艺,设计了一种半速率bang-bang型时钟与数据恢复(CDR)电路。该CDR电路主要由改进型半速率鉴相器、带粗控端的环形压控振荡器(VCO)以及信道选择器等模块构成。其中,改进型半速率鉴相器通过增加四个锁存器,不但能获得较好的鉴相性能,还能使分接输出的两路数据自动实现相位对齐。带粗控端的环形VCO能够解决高振荡频率范围需求与低调谐增益需求之间的矛盾。信道选择器则能解决信道交叉出错问题。仿真结果表明,电路工作正常,在1.8V电压下,电路功耗为140mW,恢复出的时钟和数据抖动峰峰值分别为3.7ps和5ps。

摘要：文中提出了一种新型锁相频率合成器[1]的设计实现方法。这种锁相频率合成器的各个部件都进行了优化设计,其中鉴相器采用了加入反相器链取出输入信号边沿的结构很好的消除了鉴相死区;电荷泵采用了差分电路结构消除了跳跃现象;压控振荡器采用了电流模驱动延迟环结构得到了优良的性能;尤其是分频器的设计采用了内、外两分频器的结构,通过改变两个分频器的倍频数N和M的值,可以合成多种时钟频率。

摘要：为提高锁相环的相位噪声性能,本文设计了一种级联式偏置锁相环来实现宽带低相噪频率合成器,通过理论分析得到其相位噪声模型,证明了该技术能够有效地降低锁相环路中鉴相器的噪声基底,并且混频交互调产生的所有杂散可由环路滤波器抑制,从而将窄带高频谱纯度信号扩展为宽带高频谱纯度信号。基于该技术提出了2GHz^5GHz的低相噪宽带频率合成器方案,并对其相位噪声指标进行了分析。理论与实验结果表明,相比于传统的小数分频式锁相环方案,该方案的带内相位噪声有明显改善。

摘要：介绍基于锁相环多普勒信号跟踪的基本原理,给出锁相环的分析和锁相环滤波器的设计依据。在此基础上,着重对四阶锁相环实现多普勒信号跟踪速度进行了仿真,并提供了加快跟踪速度的可行方法。通过对锁相环的分析和仿真,达到优化设计锁相环电路在多普勒信号跟踪中应用的目的。

摘要：目前GPS接收机载波跟踪环路往往采用易于硬件实现，但精度不高、跟踪速度慢的鉴别器。针对该现状，在现有CORDIC算法基础上加以改进，并在FPGA上完成了二象限反正切鉴相器和四象限反正切鉴频器的设计。在原有CORDIC算法上加入象限转换和相位转换功能，使反正切计算范围扩大至-180°～180°；通过增加鉴频器门限设定，消除了导航电文翻转带来的误差。该设计方案使载波跟踪鉴别器共用一个反正切模块，减少了硬件资源。最终仿真结果表明：改进后的鉴别器提高了鉴相与鉴频的精度，加快了稳定跟踪的速度。

摘要：锁相环作为片内高速时钟的提供者,在现代电路中至关重要。提出了一种全数字锁相环的设计方案,输出频率为250 MHz,锁定时间为2μs,峰峰抖动为76ps,与传统锁相环相比,具有面积小、功耗低、可移植性好、抗干扰能力强等优点。时间数字转换器(TDC)是全数字锁相环的重要组成部分,采用线性增强算法后,与现有TDC相比,具有动态范围大、分辨率高等特点,且大大减小了积分非线性。

摘要：设计了一款低相位噪声的锁相环(PLL),该PLL主要由可编程分频器、鉴相器和锁定指示电路等组成,通过外接参考时钟、有源环路滤波器和压控振荡器(VCO)构成完整的PLL频率源。研究了PLL频率源中各个噪声源及其传递函数,通过降低可编程分频器的相位噪声和提高鉴相器工作频率的方法,降低PLL频率源环路内的相位噪声。采用GaAs异质结双极晶体管(HBT)工艺对PLL进行了设计、仿真和流片,PLL芯片面积为1.95 mm×1.95 mm。测试结果表明,在电源电压5 V条件下,该PLL电流为250 mA,射频输入频率为0.01~2.2 GHz,鉴相器工作频率为0.01~1 GHz,分频比为2~32,典型归一化本底噪声为-232 dBc/Hz;当VCO输出频率为6 GHz,鉴相频率为500 MHz时,PLL频率源的相位噪声为-121 dBc/Hz@10 kHz。

摘要：设计了一种1.5μm双极工艺用于FM广播立体声解调的锁相环。锁相环中鉴相器由传统的吉尔伯特单元电路转变成上下对称的双开关电路,这样增加了鉴相灵敏度和鉴相范围。环路中增加了直流放大器单元,可很方便地通过调整其增益,来调整环路的阻尼系数,使环路在稳定性,锁定时间,噪声带宽方面做了很好的折中。从电路上实现了晶体压控振荡器的设计。锁相环路中的压控振荡器采用Q值很高的晶体做谐振网络,这样既可以保证窄带锁相环所具有的很高的Q值,也可以降低压控振荡器的相位噪声。

摘要：为提高石英晶体的测试效率，搭建了双独立通道的鉴相系统。该系统采用同一DDS信号源同时激励两个π网络电路，设计了两个独立的鉴相电路，可实现两个通道同时鉴相。该系统采用差频鉴相的方法，使用AD8302作为鉴相器件，在提高鉴相的效率的同时确保了π网络零相位法的检测精度。为验证其可行性，将该系统应用到石英晶体电参数测量系统中。该双独立通道鉴相系统的频率测试范围为1~200 MHz，实验结果表明，鉴相精度达到±1°，满足石英晶体的测试需要。