摘要：为了实现不同数制的乘法共享硬件资源,提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元,仿真结果验证了设计方案的正确性。

摘要：蒙哥马利模乘算法是最适合硬件实现的模乘算法,被应用在RSA密码和ECC密码的协处理器设计中。目前性能最高的是高基蒙哥马利模乘算法,分析了高基蒙哥马利算法的实现,提出了一种新的基于高基阵列乘法器的Montgomery模乘高速硬件实现结构,基于这种结构位长为n的比特模乘仅需要约n/w+6个时钟周期,该结构设计的电路只与最小单元有关,在硬件实现时可以大大提高频率,并提高设计的性能,可以设计高速的RSA和椭圆曲线密码大规模集成电路。

摘要：在比较各种树型结构的基础上,提出了一种适合于16×16阵列乘法器的混合压缩比结构。并且采用改进布斯编码算法和符号补偿技术,用VHDL语言设计出了一个16×16有/无符号数乘法器。仿真结果表明,该乘法器综合性能优于采用IA和Wallace结构的乘法器,可用作数字系统中的乘法单元模块。所提出的混合压缩比结构还可以作为10-2压缩器应用于更高位数乘法器的设计之中,具有较高的实用价值。

摘要：介绍了补码阵列乘法器的Pezaris算法。为提高运算速度,利用流水线技术进行改进,设计出流水线结构阵列乘法器,使用VHDL语言建模,在Quartus II集成开发环境下进行仿真和功能验证。

摘要：阵列乘法器是在PENTIUM等高速计算机中采用的一种高速乘法运算器,据此讨论其补码阵列乘法器的设计和运算规则。

摘要：本文针对"计算机组成原理"课程中阵列乘、除法运算器部分内容,覆盖知识面广,抽象性强等特点,对其课堂组织形式及教学内容安排进行设计,课堂教学实践证明,本教学设计有助于学生对知识点的理解,并将该内容纳入自己的知识体系,有助于学生学习能力的培养。

摘要：设计了一种用于16位定点DSP中的片内乘法器。该乘法器采用了改进型Booth算法,使用CSA构成的乘法器阵列,并采用跳跃进位加法器实现进位传递,该设计具有可扩展性,并提出了更高位扩展时应改进型方向。设计时综合考虑了高性能定点DSP对乘法器在面积和速度上的要求,具有极其规整的布局布线。

摘要：浮点运算单元FPU(Floating-point Unit)在当前CPU的运算中地位越来越重要,论文中实现了一种基于FPGA的快速单精度浮点运算器.该运算器采用了流水线和并行计算技术,使得浮点数运算的速度有了显著的提高.在QUARTUSII 7.1系统上对运算器已仿真成功,结果表明它可以运行在40.5MHz时钟工作频率下,能快速准确地完成各种加、减、乘和除算术运算.

摘要：为了加快阵列乘法器的运算速度,降低延迟,提出了一种基于4选1多路选择器的乘法器设计方案。这种方案在每一步运算中同时处理两位操作数,使产生的部分积数量减少了一半,显著提高了乘法器的运算速度。FSATA乘法器采用VHDL语言进行编码,在Quartus上进行的仿真表明,相比于采用时序电路完成的设计,FSATA乘法器有更优的性能。

摘要：本文以乘法为例,介绍了串行移位和阵列两种设计运算器的方法和思路,并对它们做了辩证的分析。