摘要：针对信道资源有限的高级数据链路控制(High Level Data Link Control,HDLC)通信,提出了一种零开销的带内管控技术。该技术采用输入输出异步缓存、高频管控帧插入、高可靠管控帧提取的方式,构建带内管控数据通道,实现了对HDLC帧数据的零开销管控。该技术可有效解决HDLC帧端到端满带宽通信情况下,零开销带内管控的设计难点。最后,给出了基于现场可编辑逻辑门阵列(Field Programmable Gate Array,FPGA)的实现方案和功能仿真验证结果。

摘要：提出了用于VLI WDSP处理器的硬件循环缓冲器的设计.该DSP处理器在结构上利用了在信号处理程序中循环经常出现这一特点,专门设计了硬件循环处理模块用来消除因循环跳转造成的流水线等待,以达到循环的零开销处理从而提高DSP的性能.设计过程中为了减小硬件开销,对循环的长度特点进行了分析,把循环分类两类并用不同的方法处理.结果表明循环跳转的处理是在独立模块中操作,没有造成流水线的等待提高了性能,该硬件循环的面积是3 .8 k逻辑门.