摘要：随着技术尺寸的缩小,静态功耗在片上网络(NoC)的功耗开销中占据主导地位。功率门控作为一种通用的功耗节约技术,将NoC中空闲模块关闭以降低静态功耗。然而,传统的功率门控技术带来了诸如数据包唤醒延迟,盈亏平衡时间等问题。为了解决上述问题,该文提出代替功率门控路由器进行数据包传输的分区旁路传输机制(PBTI),并基于该旁路机制设计了低延迟低功耗的功率门控方案。PBTI使用相互独立的旁路分别处理东西方向传输的数据包,并在旁路内部使用公共的缓冲区以提高缓冲区利用率。PBTI可以在路由器断电时实现数据包的注入、传输和弹出。即使网络中所有的路由器均处于功率门控状态,数据包也可以从源节点传输到目的节点。当流量增大超过PBTI的传输能力时,路由器以列为单位进行统一的唤醒。实验结果表明,与不使用功率门控的NoC相比,所提方案降低了83.4%的静态功耗和17.2%的数据包延迟,同时只额外增加了6.2%的面积开销。相较于常规的功率门控方案该文功率门控设计实现了更低的功耗和延迟,具有显著的优势。

摘要：从商用车整车静态功耗产生的原因及影响出发,通过控制整车静态电流从而控制整车静态功耗。从整车静态电流测试、对标分析、电源分配等方面研究如何有效控制整车静态功耗。总结了从设计、试制两个阶段控制静态功耗的方法,在整车设计阶段根据用电器使用场景,设计电源分配、制定各零部件静态电流指标;在试制阶段测试验证零部件,通过优化控制策略控制零部件静态电流,从而控制整车静态功耗。

摘要：针对现有感知识别电路在实际运行中存在灵敏度低、功耗大的问题,开展物联网射频感知识别电路设计研究。为实现电路的通信传输,合理选择射频感知识别电路通信协议。结合物联网技术,实现感知识别信息采集。采用阈值补偿的方法,对物联网射频电路前端进行设计。利用流水线工艺,实现电路数字低功耗设计。通过实例证明,新的电路在实际运行时灵敏度更高,且静态功耗和动态功耗均能够控制在理想范围内,应用效果较好。

摘要：随着工艺的发展,器件阈值电压的降低,导致静态功耗呈指数形式增长。进入深亚微米工艺后,静态功耗开始和动态功耗相抗衡,已成为低功耗设计一个不可忽视的因素。针对近年来提出的各种降低静态功耗的设计方法,本文进行了总结。对源极反偏法、双阈值法、变阈值法、多阈值法的原理和应用进行了分析和说明,并通过对各种方法的优缺点进行比较,旨在为集成电路设计人员提供减小静态功耗方面的设计思路和努力方向。

摘要：提出了电荷自补偿技术,此技术利用P型多米诺电路动态结点的放电对N型多米诺电路的动态结点充电,并在此技术基础上综合应用双阈值技术和多电源电压技术,设计了新型低功耗、高性能Zipper CMOS多米诺全加器.仿真过程中提出了功耗分布法,精确找到了电荷自补偿技术的最优路径.仿真结果表明,在相同的时间延迟下,与标准Zipper CMOS多米诺全加器、双阈值Zipper CMOS多米诺全加器、多电源电压Zipper CMOS多米诺全加器相比,新型Zipper CMOS多米诺全加器动态功耗分别减小了37%、35%和7%,静态功耗分别减小了41%,20%和43%.最后,分析并得到了新型全加器漏电流最低的输入矢量和时钟状态.

摘要：针对低电压下静态随机存储器(SRAM)出现的读写性能损失的问题,设计了一种应用于低功耗SRAM的两步控制(DSC)的字线电压辅助电路技术,可以同时实现读和写辅助的功能,降低SRAM的最小工作电压从而降低功耗。写辅助通过字线开启前段的字线过驱(WLOD)实现,提高写数据速度和写阈值(WM);读辅助通过字线开启后段的字线欠驱(WLUD)实现,降低静态噪声,提高稳定性。通过在28 nm互补金属氧化物半导体(CMOS)工艺下,对256 Kbit SRAM进行前仿和后仿仿真验证,结果表明相比于传统结构,应用DSC字线电压技术的SRAM的最小工作电压降低100 mV,写时间减小10%,静态功耗降低30%,版图面积增大4%。

摘要：阐述硬件系统中的功耗的种类,包括动态功耗、静态功耗、浪涌功耗,探讨硬件系统中的低功耗策略,硬件低功耗设计、软件低功耗设计。

摘要：降低耗电量已经成为当前最重要的设计问题之一.现代微处理器多采用片上Cache来弥合主存储器与中央处理器(CPU)之间的巨大速度差异,但Cache也成为处理器功耗的主要来源,设计低功耗的Cache存储体变得越来越重要.仅需要很少的几位就可以存储的超窄数据(VNV)在Cache的存储和访问中都占有很大的比例.据此,提出了一种基于超窄数据的低功耗Cache结构(VNVC).在VNVC中,数据存储体被分为低位存储体和高位存储体两部分.在标志位控制下,用来存放超窄数据的高存储单元将被关闭,以节省其动态和静态功耗.VNVC仅通过改进存储体来获得低功耗,不需要额外的辅助硬件,并且不影响原有Cache的性能,所以适合于各种Cache组织结构.采用12个Spec2000测试程序的仿真结果表明,4位宽度的超窄数据可以获得最大的节省率,平均可节省动态功耗29.85%、静态功耗29.94%.

摘要：提出了一种通过电压控制来实现扫描测试低功耗优化的方法(压控法).该方法主要采用插入门控晶体管来控制组合逻辑单元供电,从而有效地解决了在扫描测试移入过程中测试信号向组合逻辑的无用传播,由于组合逻辑的供电受到控制,因此压控法不仅有效降低了无用的动态功耗,同时也大大降低了由于供电所产生的漏电静态功耗.而且门控晶体管的插入对于当前设计的面积和时序影响都很小.实验结果表明,压控法对面积和延迟的影响远远小于以往插入逻辑门单元的方法,同时对功耗的优化最高可达近32%的改善.

摘要：针对记录缓冲低功耗cache过滤大部分无效访问、降低功耗的同时无法降低静态功耗的问题,在记录缓冲基础上提出一种改进方案.设计了针对指令存储单元的状态控制电路,在相应的控制逻辑的驱动下自动将不常用的指令存储单元设置为休眠状态,从而有效节省cache的静态功耗.为验证方案的有效性,采用10个SPEC2000标准测试程序进行仿真,并与传统缓冲cache在功耗、性能及面积上进行比较.结果表明该方案在牺牲少量性能和面积的基础上可有效节省指令cache的静态和动态功耗.