摘要：讨论了静态时序分析算法及其在IC设计中的应用。首先,文章讨论了静态时序分析中的伪路径问题以及路径敏化算法,分析了影响逻辑门和互连线延时的因素。最后通过一个完整的IC设计流程介绍了静态时序分析的应用。

摘要：随着集成电路规模越来越大,设计变得越来越复杂.为了有效地提升设计生产率,芯片敏捷设计受到越来越广泛的重视.在芯片RTL-to-GDSII设计流程中,敏捷设计方法需要广泛借助机器学习技术,寻求“无人参与”的解决方案.时序性能作为芯片的重要性能指标,需要在RTL-to-GDSII设计的各个流程中进行静态时序分析.快速、准确、可靠的时序预测,可以将Sign-Off的时序性能前馈到早期设计流程中,指导早期设计的时序优化和时序收敛,减少芯片设计的迭代次数和迭代周期.文中给出敏捷设计中时序优化的流程框架,详细地梳理了RTL-to-GDSII设计流程中基于机器学习的时序分析研究现状;并从数据准备、问题建模、实用性以及通用性等多方面,探讨了敏捷设计中基于机器学习方法进行时序预测的挑战.

摘要：介绍了 10 0Mbit/s以太网卡控制芯片设计体系结构 ,提出在该芯片设计流程中采用静态时序分析对设计进行门级验证 .该设计的门级验证结果表明采用静态时序分析提高了该网卡芯片设计中时序设计的准确性 ,提高了验证效率 。

摘要：在微处理器设计中,时序分析是关系到设计成功与否的重要的一步。作为分析和验证电路时序行为的新手段,静态时序分析技术以其无需仿真、快速、占用内存少以及测试覆益面全等优点越来越多的应用于深亚微米的电路设计中。本文以SYNOPSYS公司的静态时序分析工具PT为基础,介绍了静态时序分析技术在微处理器设计中的应用。

摘要：静态时序分析由于速度快和容量大而广泛应用于时序验证,而门延时的计算则是静态时序分析中的关键部分。以前利用等效输出驱动点导纳函数相等原理产生的模型,由于不能很好的与等效电容公式结合,门延时的计算存在过于悲观性或乐观性结果。本文采用输出驱动导纳和互连线拓扑结构相结合的方法, 对门延时负载模型进行了改进,很好地与等效电容计算结合,保证了静态时序分析的准确性。

摘要：前言随着ASIC制造业的日益发展,数百万门级设计和SOC等对于工程师来说再也不止是梦想。显然在这些既庞大又复杂的设计面前。

摘要：提出了一种考虑了布线延迟的片上系统设计流程， 并运用一个新的、全芯片的、门级静态时序分析工具支持片上系统设计。实例设计表明， 该设计方法能使设计者得到更能反映实际版图的延迟值， 验证结果更完整、准确，

摘要：作为分析和验证电路时序行为的新手段 ,静态时序分析 (STA)技术以其无需仿真、快速、占用内存少以及测试覆盖面全等优点越来越多的应用于现代深亚微来ASIC设计中。本文在介绍了STA基本概念的基础上 ,以SDH系统中 8/16 /32路E1映射 (E1mapper)芯片设计为例 ,对STA在设计中的具体应用及注意事项进行了详细说明。结果表明 。

摘要：本文介绍了用于数字集成电路设计验证的静态时序分析的基本原理 ,并以 10 0M以太网卡控制芯片设计为例 。

摘要：本文首先以Synopsys公司的工具Prime Time SI为基础,介绍了ASIC设计中主流的时序分析方法:静态时序分析及其基本原理和操作流程;接着分析了它与门级仿真之间的关系,提出了几个在TDS-CDMA数字基带处理芯片设计中遇到的疑难问题,并解释其原因;最后,介绍了TDS-CDMA数字基带处理芯片中的静态时序分析过程。