摘要：高效视频编码(High Efficiency Video Coding,HEVC)标准引入了更加灵活的块划分结构和丰富的帧内预测模式,显著提高了视频压缩效率,但其计算复杂度也随之提高,不利于硬件实现。提出了一种面向硬件实现的帧内预测优化算法,解决了帧内预测过程中对重构数据的依赖性。在算法优化的基础上设计了一种基于4×4基本块复用的18路预测模式并行的高吞吐量全流水线硬件架构。实验结果表明,在Xilinx Virtex7现场可编程门阵列实验平台上,该硬件架构仅占用99 k的查找表和57 k的寄存器资源,最大可支持4K@52FPS的全I帧实时视频编码。在相同帧率条件下,所消耗的硬件资源相比其他现有方案减少54%,相较于HM16.7编码性能指标BD-rate仅增加5.91%。

摘要：针对超高清视频编码的实时性需求以及高效视频编码熵编码系统中存在的数据吞吐率瓶颈,提出了一种基于波前并行处理(WPP)技术的硬件架构,在提高编码并行度的同时保留了行与行的依赖性,提升了编码系统的数据吞吐率与压缩效率。该架构可以进行三线程编码树单元同步编码,提高了近3倍的编码并行性;采用同步更新单元保证线程之间概率模型的同步更新;单线程内的概率模型支持多个二元的符号的并行更新;初始化单元支持对多种模式下编码单元的概率初始化;支持在线模式和离线模式,可以更好地平衡熵编码与其他模块的吞吐差异。本设计实现的熵编码器单周期处理的平均数据量为5b,在SMIC 55nm工艺下,其综合频率达到300MHz,吞吐率为1 512Mb/s,与参考设计相比,数据吞吐率提升了89%。本设计提出的熵编码器性能满足超高清视频的实时编码需求。

摘要：高效视频编码(HEVC)标准相对于H.264/AVC标准提升了压缩效率,但由于引入的编码单元四叉树划分结构也使得编码复杂度大幅度提升。对此,该文提出一种针对HEVC帧内编码模式下编码单元(CU)划分表征矢量预测的多层特征传递卷积神经网络(MLFT-CNN),大幅度降低了视频编码复杂度。首先,提出融合CU划分结构信息的降分辨率特征提取模块;其次,改进通道注意力机制以提升特征的纹理表达性能;再次,设计特征传递机制,用高深度编码单元划分特征指导低深度编码单元的划分;最后建立分段特征表示的目标损失函数,训练端到端的CU划分表征矢量预测网络。实验结果表明,在不影响视频编码质量的前提下,该文所提算法有效地降低了HEVC的编码复杂度,与标准方法相比,编码复杂度平均下降了70.96%。

摘要：去方块滤波是高效视频编码(HEVC)的重要组成部分,能够有效地改善编码图像的主观质量,是提升视频整体编码性能的重要手段之一.针对HEVC硬件编码器中去方块滤波技术复杂度较高的问题,为了在节省资源消耗的同时减少处理周期,改善滤波效率,提出HEVC自适应去方块滤波的硬件算法和VLSI架构.首先基于HEVC编码结构的边界规则,提出一种无需递归循环计算的快速边界判断算法,降低硬件实现的复杂度;然后基于上述边界判断结果,提出一种可自主选择滤波边界进行去方块滤波的4级流水结构,减少滤波处理周期;最后将亮度和色度并行滤波,设计一种高度并行且兼容共享的存储架构,改善滤波效率且节约存储资源消耗.实验结果表明,在TSMC90 nm工艺下,所设计的去方块滤波结构的硬件面积比已有结构减少60%左右,并且最高能达到250 MHz的工作频率,可满足8K@60帧/s的超高清视频的实时编码.

摘要：针对帧间预测重构时,因编码树单元(CTU)尺寸增大和划分层次增加,完成全部变换块变换所需要的时钟周期显著增多的问题,提出一种既可以实现单一变换块的变换与反变换,又可以对尺寸为32 px×32 px、基于高效视频编码标准(HEVC)四叉树划分的混合块进行变换与反变换的硬件架构.采用多层次蝶形架构与混合矩阵乘法器对混合输入数据进行逐级分解并运算.实验结果显示,其数据流动与单一变换块一致.在Altera的Stratix III器件下综合工作频率为189.47 MHz;在Synopsys的SAED 90-nm器件库下用逻辑综合工具(DC)综合工作频率为140 MHz,逻辑门数为1.30×10^(5);混合块变换每个时钟始终可以处理32点数据.

摘要：高效视频编码标准引入了样点自适应补偿(SAO)滤波,可去除由高频信息丢失而产生的振铃效应,但是也极大增加了环路滤波的复杂度。本文提出一种低复杂度的样点自适应补偿滤波器的算法优化和实现方案。对信息统计范围进行区域优化,避免了跨编码树单元边界的复杂逻辑控制,并节省了额外缓存结构;提出一种快速计算率失真代价的三维线性码率估计模型,以此权衡率失真优化中SAO模式决策复杂度和码率模型精确度;最后,基于上述算法改进设计了适用于超高清视频处理的SAO硬件滤波器,该架构仅以85.6 k等效门消耗,支持高达333 MHz主频的超高清视频处理,其逻辑资源消耗相对于传统方案最高可节省71.47%。

摘要：近年来,随着人们对视频数据需求的不断增加,视频的分辨率和帧率也在不断地提高,而实时视频序列的压缩编码速度往往受到帧率和分辨率的影响,分辨率和帧率越大,编码所需要的时间越长。为了实现更高分辨率和更高帧率的视频序列实时压缩编码,文中设计了一种新的帧内率失真优化预测模式的并行流水线硬件架构,该架构支持最大64×64编码树单元的帧内预测编码。首先设计了9路预测模式并行方案;然后,按照Z型扫描顺序实现以4×4块为基本处理单元的流水线硬件架构,并复用32×32预测单元的预测数据,用以代替64×64预测单元的预测数据,减少运算量;最后,基于该流水线架构,提出了一种新的哈达玛变换电路,用以实现高效的流水线处理。实验结果表明:在Altera Arria 10系列的现场可编程门阵列上,该9路模式并行架构仅占用75 kb的查找表和55 kb的寄存器资源,主频可以达到207 MHz,完成一个64×64编码树单元的预测仅需要4096个时钟周期,最大能够支持1080 P分辨率99 f/s全I帧的实时编码;与已有设计方案相比,文中方案能够用更小的电路面积实现更高帧率的1080 P实时视频编码。

摘要：SHVC是高效视频编码(HEVC)标准的可伸缩扩展,它的最新版本于2015年上半年由ISO/IEC和ITU-T同时发布。HEVC的第1版已经支持时间可伸缩性,除此之外SHVC又进一步提供了空间、质量、位深和色域的可伸缩性,以及这些可伸缩性之间的任意组合。在实际应用中,通过对视频服务系统的环境信息进行测量和感知,相应地调整服务参数,对具有可伸缩性的码流进行传输和解码。SHVC架构设计使其可以通过使用多个单层HEVC编解码器核心而实现,此外SHVC还添加了层间参考图像处理模块。本文将着重介绍包括纹理、运动重采样和颜色映射在内的层间参考图像处理模块的有关理论和实现方案。

摘要：大数据时代,针对海量视频在线实时传送速率的要求,需要将视频数据尽可能高压缩率的进行视频编码,以达到快速实时传输目的,搭建了基于TMS320C6678处理器的实时编码传输平台。系统采用千兆网相机、HOST台式主机、TMS320C6678 DSP开发板、笔记本终端VLC HEVC软件实时显示,通过以太网相连。在保证视频清晰度的条件下,系统测试结果:HEVC全新的编码方式有效提升了视频压缩率,仅用原先的一半带宽即可播放相同质量的视频,实时性高。结论:传统的H. 264视频编码可以获得150倍的压缩比,新一代视频编码HEVC在相同的视频质量基准下,视频容量减少大约39～74%,大大的提高了视频压缩率,并且还能获得更好的信噪比(PSNR)。

摘要：针对高效视频编码(high efficiency video coding,HEVC)分像素运动估计亮度分量插值算法计算量大、冗余度高、难以实现不同编码块之间灵活切换的问题,提出一种动态可重构且具有高数据复用率的分像素插值算法实现方法。根据编码单元(coding unit,CU)的规模和大小自适应地对其周围参考像素块进行插值计算,得到最优预测单元的编码模式和运动矢量。实验结果表明,与专用硬件实现的分像素插值算法相比,不同编码块灵活切换的同时,参考像素的读取数量减少43.8%,硬件资源消耗减少18.5%。