摘要：本文通过对AMBA2.0总线结构的介绍以及ahb总线的分析,结合在第三代移动通信终端基带芯片的开发和设计的实际应用,给出了在ahb总线上设计实现DMA控制器的一种方法,并用Verilog HDL(硬件描述语言)实现对DMA控制器的设计,同时用仿真工具进行了仿真分析,并通过可编程逻辑器件(FPGA)完成对设计的验证,形成完整可复用的IP软核,最后该设计成功应用于第三代移动通信终端基带芯片。

摘要：NANDFLASH采用 8根I/O信号线复杂的传送控制、地址和数据信息 ,其控制逻辑需要专门设计。该接口设计基于ARM 7TDMI核 ,AMBAahb总线结构 ,支持 1bitECC校验和位宽转换。接口设计中的状态机由命令字发送状态组完成对NANDFLASH命令字发送 ,地址发送状态组完成写地址发送 ,读状态组完成读操作 ,写状态组完成写操作。该设计已通过仿真和芯片验证测试 ,功能符合NANDFLASH操作规范。

摘要：分析表明,ahb总线是一种专为高性能同步传输设计的总线,直接连接CPU、片上内存、DMA和外部内存接口。ahb协议规定的时序与RAM时序存在差异,导致当ahb发出写操作后立即发出读操作时,SRAM无法对在当前周期对这一读操作进行处理,需要至少插入一个时钟周期的以等待地址线被释放。这一等待导致总线效率降低,无法在一个周期发起一次操作。针对以上问题对基于ahb协议的同步RAM接口进行设计,通过调整读写顺序以实现乱序操作来消除等待周期,并对优化后的模块进行充分验证及性能测试。经模块仿真及测试,提出的方法能够有效提高ahb总线访问SRAM的效率,具备较高的工程应用价值。

摘要：由于H.264编码器计算量非常大,为了降低编码器运行速度,使用了3级流水线,采用ahb作为总线接口.为了获得比较大的压缩率和编码质量,支持I帧、P帧,CABAC/CAVLC,16×16和8×8块的运动估计,支持最大分辨率为720×*** Foreman视频序列的压缩平均码率为320 kbps左右,平均运行速度50 MHz,D1电影视频序列平均压缩码率为1.0 Mbps左右,平均运行速度为100 MHz.

摘要：出于性能、稳定性和兼容性的考虑,核心处理单元与片外低速总线芯片之间一般采用不同的处理速度。提出了一种基于ahb片上总线技术的高低速芯片兼容处理的方法;该方法通过配置等待周期,可以满足芯片在不同环境中不同性能要求下、不同系统中的应用。通过Specman验证了高低速芯片频率比在3:1以内时的配置等待周期情况,并给出验证结果。

摘要：为了最大程度上提高ASIC设计的仿真效果,以制作实物的方式对ASIC设计的FPGA验证方法进行了研究,提出了一种基于SEP3203微处理器的FPGA验证平台系统解决方案。在方案描述中,首先给出了验证平台的总体框架,然后逐一介绍了平台的CPU——SEP3203微处理器、核心板硬件设计、FPGA板硬件设计、系统总线设计和电源系统设计,最后给出了平台的实物图。为了达到验证后代码不做任何改动就可直接用于流片的目的,对SRAM接口与ABMA ahb接口进行了研究,提出了在FPGA的SRAM接口后面增加ABMA ahb与SRAM接口转换电路的方法。实验证明,本平台可以提高SOC外围设备功能仿真的效果,达到了平台的设计目的。

摘要：本文介绍了AMBA2.0总线规范,AMBA在SoC芯片设计中的应用,以及如何借助DesignWare搭建一个基于AMBA的SoC芯片。

摘要：在AMBA ahb总线上实现NAND FLASH控制器有多种方案。为使其具有更好的兼容性,既能支持主流型号NAND FLASH的各种命令,同时又兼顾到读写效率,该设计根据NAND FLASH本身的操作特点,提出一种软硬件划分的设计方案,以软硬件结合的方式设计出NAND FLASH控制器。该设计通过系统级仿真,功能符合NAND FLASH操作规范。

摘要：高性能的DMA控制器是音视频等多媒体处理器的重要组成部分。通过分析DMA控制器在嵌入式音频处理HiPAP中担负的数据传输任务及数据特点,设计了面向AMBA ahb总线的双通道高性能的DMA控制器。在FPGA平台上的实际运行结果显示,该DMA控制器的数据传输性能比使用CPU至少提升了45%。

摘要：AMBA总线是目前主流的片上总线标准。多层ahb结构代表了一种更先进的片上总线互连策略．它可以减少多Master系统的访问延迟，同时增加总线带宽。它与ahb协议是完全兼容的，所以市面上已经有了比较广泛的应用。本文简要介绍了多层ahb总线协议．给出了一个基于多层ahb总线结构的SoC设计方案并对实验结果进行了分析。