摘要：基于amba2.0总线,设计并实现了一种使用3DES加密算法的IP核。该设计通过了行为级功能仿真和综合后的时序仿真,成功运用于一款32位浮点DSP芯片中,并且用TSMC 65 nm CMOS工艺实现。目前该IP核已经投入使用,在500 MHz的工作频率下,3DES加/解密速率达到615 Mbps,可以满足大部份系统数据处理的需求。

摘要：如今,在微电子应用领域发生着前所未有的革命性变化。这种变化是由系统芯片技术的研发引起的。为了实现SOC系统与外部设备的通信,通用异步收发器(Universal Asynchronous Receiver/Transmitter,UART)成为一个很重要的媒介。文中设计了一种基于amba(Advanced Microcontroller Bus Architecture)总线的SOC中UART电路。该电路根据amba总线标准搭建SOC系统,将其挂载到APB(Advanced Peripheral Bus)总线上,在系统软件的控制下实现了系统与外部设备的串行通信。在Vivado 2017. 1环境下实现了文中提及的接口电路的设计与验证,验证结果表明传输数据正确。

摘要：为了在嵌入式系统设计中实现对SDRAM存储器的访问,提出了一种基于amba-AHB总线规范的SDRAM控制器设计方案。首先简要介绍了amba总线规范,然后在完成整个存储控制器的整体框架设计的基础上给出了SDRAM控制器的实现原理以及详细的子模块划分。整个控制器的设计已用Verilog HDL语言实现并通过了Modelsim仿真和FPGA验证。仿真结果表明所设计的控制器符合SDRAM内部指令操作,并且满足了严格的时序要求。

摘要：随着微电子技术的快速发展,电子设备逐渐趋向于小型化、集成化且要求设备功耗低、体积小、重量轻、可靠性高,因此在芯片设计中集成UART模块已成为一种趋势。介绍了一种基于amba总线的UART模块设计与验证方法,该设计采用了自顶向下和有限状态机相结合的方法,并且在ISE开发平台上采用Verilog HDL语言实现了UART模块的设计,最后借助于FPGA验证平台进行验证。结果表明,基于amba总线作为标准接口实现UART模块的设计可以传输准确的数据,可以满足扩展UART通信接口的要求。

摘要：本文主要是以VerilogHDL语言为平台,对基于amba总线的SPI接口的进行RTL(Register Transfer Level)设计,并在EDA(Electronic Design Automatical)平台上对其进行功能的验证和仿真,验证了SPI可复用技术在现代集成电路中的应用越来越多。

摘要：基于amba总线接口,设计了一个可灵活配置为Master/Slave模式、可设置传输速率并能适用于4种时钟模式的SPI协议IP核。详细说明了该IP核的系统构架、接口信号和子模块设计,使用VerilogHDL实现硬件设计,通过FPGA时序仿真,验证了该设计在实际工程应用中的有效性。

摘要：设计了基于amba总线的UART IP核,给出IP核模块结构及作用,分析APB从模块接口时序以及与外部设备通信的过程,结合波形图阐述发射和接收的基本原理,利用Verilog硬件描述语言完成了RTL代码设计与验证,并给出了主要模块ModelSim仿真的波形图。

摘要：阐述了基于amba总线的嵌入式彩色LCD控制器的工作原理,进行了模块划分,采用硬件描述语言完成了总体结构设汁;利用SYNOPSYS公司的EDA工具对该控制器进行仿真、综合;并在FPGA上进行了验证。

摘要：系统芯片面临的重大挑战在于设计之初对软硬件进行划分,并对系统的性能评估。针对这一挑战,阐述在ARM指令集模拟器基础上扩展片上总线(amba)模型、SDRAM控制器模型和SDRAM模型。实验结果显示,对MPEG4解码算法进行软硬件划分,采用模型可以准确地评估MPEG 4解码系统的性能和功耗。

摘要：Cache作为处理器和系统总线之间的桥梁,是芯片功耗的主要来源,低功耗Cache设计在嵌入式芯片设计中具有重要意义.传统Cache设计一般依赖于特定体系结构,难以在不同的系统中进行集成,通用性差.本文提出了一种低功耗高效率的AHB-AXI双总线结构联合Cache的IP设计.实验结果显示,本设计可以显著降低Cache功耗和提高系统性能.