摘要：为避免目前移数置换和p序置换实现方式资源利用率低、灵活性差的问题,研究butterfly网络的特点,设计并实现基于butterfly网络的移数置换和p序置换统一硬件架构。对架构的路由算法进行分析和提取,对路由信息生成电路进行专门的设计和优化,支持路由信息的实时生成。对移数置换和p序置换进行功能仿真和性能评估,仿真结果表明,和同类设计相比,该架构路由算法简单、适配方便,且支持多路并行操作,增强了电路灵活性,提高了资源利用率。

摘要：为有效解决目前移数置换和p序置换硬件实现方式并行性和灵活性差、功能扩展性不强的问题,研究了butterfly网络的特点,设计并实现了基于butterfly网络的移数和p序置换的统一架构,分析并提取出支持该架构的路由算法。与传统对数移位器和桶形移位器相比,本架构并行性更好,灵活性更高,功能扩展性更强,同时支持短字置换和多路并行操作。与I-BFLY移位器相比,架构面积节省了30.0%且速度提升了17.6%。

摘要：比特抽取与循环移位操作都可以利用位级置换完成.目前,它们在硬件实现时,大都采用分离的、各自独立的设计方式,这造成了硬件逻辑资源的浪费.尽管有些研究成果将它们统一设计,但是实现路由算法的电路却是独立的,逻辑资源消耗较多.因此,通过研究循环移位和比特抽取这2种比特级操作在多级动态互连网络Inverse butterfly中的映射原理,并结合该网络的自路由和递归特性,提出了一种针对这2种操作的统一路由算法.该算法不仅具有较高的并行性,而且硬件实现简洁,利于处理器架构集成.在此基础上,构造了一种可重构比特抽取-移位硬件单元(reconfigurable parallel bit extractionrotation hardware unit,RPRU),并对其关键路径电路进行了优化设计.然后,在CMOS 90nm工艺下完成了逻辑综合.实验结果表明:利用该路由算法所构造的硬件单元与以往同类设计相比,面积减少了近30%.

摘要：本文利用Inverse butterfly网络拓扑结构的自路由特性,并结合分治策略,提出了一种能够硬件高速实现任意比特置的换选路算法.利用该算法能够在O(lg N)条指令内完成N-bit任意静态置换操作,在O(lg2N)条指令内完成N-bit任意动态置换操作.在此基础上,本文构造了一种新型比特置换单元-Permutation Unit based on Inverse butterfly,IBPU.并将它在SMIC 65nm工艺下进行了逻辑综合,结果表明:与以往研究成果相比,本文提出的IBPU资源消耗降低了约32%,延迟降低了近30%.当完成静态置换操作时,其功能单元所消耗的代价最小,不超过以往设计的60%;当完成动态置换操作时,虽然消耗的代价较大,但其随置换位宽N的增加涨幅较小,因此具有较高的稳定性,其综合性能优势明显.

摘要：针对比特抽取、循环移位操作常需组合使用的应用需求,结合比特抽取和循环移位操作的特点,基于inverse butterfly网络,研究以该网络为基础的新型比特抽取、循环移位并行处理架构。针对架构中的路由信息生成电路,提出专门的路由信息生成算法。设计相应的高速硬件单元,并在Altera公司的FPGA上对其进行功能验证,利用Synopsys公司的Design Compiler工具进行逻辑综合、优化。结果表明,在CMOS 0.13μm工艺下,硬件架构核心频率可以达到510 MHz。