摘要：cadence设计系统公司发布了电子开发工具SPB16．2版本，全力解决电流与新出现的芯片封装设计问题。最新版本提供了高级IC封装／系统级封装（SiP）小型化、设计周期缩减和DFM驱动设计，以及一个全新的电源完整性建模解决方案。这些新功能可以提高从事单芯片和多芯片封装／SiP的数字、模拟、RF和混合信号IC封装设计师的效率。

摘要：全球电子设计创新的领导者cadence设计系统公司近日发布了cadence Logic Design Team Solution，它允许采用并发式RTL设计，从而实现进度的可预测性。这种独特的解决方案为逻辑设计团队配备了他们所需要的元素——从验证到功耗再到测试和物理——加上从计划到闭合的管理以及采用综合的、全局的方法进行逻辑签收。它代表了cadence的包含了多级产品的市场细分及”锦囊”整体战略所提供的又一个解决方案。如今，它为特定的工程师团队度身定制。

摘要：全球电子设计创新领先企业cadence设计系统公司宣布推出cadence Interconnect Workbench。Interconnect Workbench是一种软件解决方案，在整个片上系统设计过程对互连进行周期精确的性能分析，能在关键流量状况下快速识别出设计问题，并帮助用户改进器件性能、加快产品上市。

摘要：电子设计创新领先企业cadence设计系统公司宣布。中国领先的无工厂IC设计企业国民技术般份有限公司在对cadence Virtuoso、Encounter、以及系统级封装（SiP）技术进行了缜密的评估后，认为cadence技术和方法学的强大组合，可帮助国民技术更好地实现在先进工艺条件下，复杂的系统级SOC的高品质设计。寄予这样的评估国民技术选择cadence公司作为公司设计的EDA优选供应商。应用其EDA软件开发安全、通信电子市场尖端的系统级芯片（SoC）。

摘要：全球电子设计创新领先企业cadence设计系统公司宣布，恩智浦半导体采用了新的cadence Encounter数字实现系统（EDI System）及其无缝的可制造性（DFM）设计技术。来确保它先进的45nmPN×85500数字电视处理器芯片的可靠生产，同时生产力得到了显著加速。

摘要：cadence设计系统公司宣布在帮助ASIC与FPGA设计者们提高验证效率方面取得最新重大进展。加上对最新Accellera Universal Verification Methodology（UVM）1．0业界标准的全面支持，600多种新功能扩展了指标驱动型验证（MDV）的范围，帮助工程师实现更陕、更全面的验证闭合与硅实现。

摘要：全球电子设计创新领先企业cadence设计系统公司（NASDAQ：CDNS）今天宣布推出一套超快速、低功耗的模拟知识产权（IP）产品，设计用以实现下一代高速有线和无线通信应用。

摘要：SANTACLARA—Xilinx，Inc．与cadence设计系统公司近日宣布共同合作开发了业界首个用于在硬件成型之前对基于XilinxZynq眦7000可扩展式处理平台（EPP）系统进行系统设计、软件开发与测试的虚拟平台。该方案进一步改善了Xilinx的基于ARM处理器平台的开发环境，为嵌入式软件设计师改善了开发流程，让软件内容能够驱动硬件设计。

摘要：全球电子设计创新领先企业cadence设计系统公司今天宣布可提供业界首款支持全新HDMI2．0规范的验证IP（VIP）。这款VIP使设计师们可以快速彻底地验证其片上系统（SoC）是否符合HDMI 2．0规范，从而加速批量生产的准备时间。这款用于HDMI2．0的cadenceVIP支持各种主流逻辑模拟器、验证语言及包括UVM（UniversalVerificationMethodology）内的方法学。

摘要：为简化和加速复杂IC的开发，cadence设计系统公司（NASDAQ：CDNS）推出Tempus^TM时序签收解决方案。这是一款新的静态时序分析与收敛工具，旨在帮助系统级芯片（SoC）开发者加速时序收敛，将芯片设计快速转化为可制造的产品。Tempus？时序签收解决方案代表了时序签收工具的一种新方法，它不仅使客户压缩时序签收收敛与分析的时间，实现更快流片（tapeout），同时又能减少不必要的对时序分析结果的悲观，降低设计的面积和功耗。