摘要：日月光半导体和cadence于日前正式宣布，双方合作推出系统级封装（SiP）EDA解决方案，以应对设计和验证Fan-Out Chip-on-Substrate（FOCoS）技术多叠封装的挑战。

摘要：意法半导体、ARM和cadence Design Systems公司宣布，三方已向Accellera系统促进会（Accellera Systems Initiative）的SystemC语言工作组提交了三个新的技术方案。此次三方合作将进一步提高不同模型工具之间的互通性，满足电子系统级层级（Electronic System—Level，ESL）设计的要求。

摘要：cadence宣布,宏力半导体（Grace Semiconductor）已采用cadence Virtuoso 6.1技术,用于开发与测试工艺设计工具包（PDK）。cadence Virtuoso 6.1“PDK自动化系统”简称为PAS,它有助于PDK的高效创建;而“PDK测试系统”简称STEP,有助于PDK的质量保证。使用PAS和STEP，宏力半导体己经开发并验证了它的0．18微米混合信号、RF PDK，目前已经面向其全球客户推出。

摘要：ARM和cadence日前宣布合作细节，揭示其共同开发首款基于台积电16纳米FinFET制程的ARM@Cortex-A57处理器，实现对16纳米性能和功耗缩小的承诺。测试芯片是采用完整的cadence RTL-to—siglloff流程、cadenceVirtuoso定制设计平台、ARMArtisan标准单元库和台积电的存储器的宏。

摘要：Arm、cadence Design Systems和Xilinx联合推出基于全新Arm Neoverse N1的系统开发平台,该平台将面向下一代云到边缘基础设施,并已在TSMC 7纳米FinFET工艺上得到全面硅验证。Neoverse N1 系统开发平台(SDP)同时也是业内第一个7 nm基础设施开发平台,可利用CCIX互联架构实现非对称计算加速,可帮助硬件和软件的开发者进行硬件原型设计,软件开发和系统校验,以及性能分析/调优。

摘要：“华南理工大学——cadenceOrCAD联合实验室”揭牌仪式于不久前在广州华南理工大学成功举办。cadenceSPB中国区经理熊文、cadence中国区授权分销商科通集团产品经理王其平、华南理工大学陈安博士及其他相关领导／专家出席了本次揭牌仪式。目前EDA全球从业人员不超过2万人，但是EDA行业对整个电子工业起到了很大的支撑作用。“华南理工大学是广东省甚至是南方地区中电子工程师较为优秀的培养基地，贴近市场，为市场不断提供人才。”熊文说道，“作为全球最大的EDA工具提供商，cadence衷心希望通过与华南理工大学合作，一方面为在校学生提供比较好的实验环境，让学生在校期间就可以接受到目前产业界所使用的专业设计软件，便于学生更快地走向自己的工作岗位，投人工作。另一方面我们希望与老师们开展各方面的合作，来推动整个产业的发展。基于科通公司的介绍，此次双方的合作仅是一个开始。”

摘要：cadence通过改进的验证型设计流程提高逻辑设计师效率；KLA-Tencor具有先进RET/OPC功能的Litho Waare产品；

摘要：对GaN基TFT-LED有源阵列显示芯片结构进行了优化设计,并详细介绍了它的工作原理。文中采用cadence公司的Virtuoso Spectre Circuit Simulator软件,通过设计芯片像素单元TFT晶体管的参数,研究了阵列芯片中LED的输出电流波形。仿真结果显示通过阵列芯片中LED电流达到了54.86mA,为芯片提供了足够的导通电流。研究结果表明TFT-LED有源阵列显示芯片结构的优势在于减少外围设备的同时增大导通电流。

摘要：完成了一种桥式连接音频功率放大器的设计和仿真。该音频功放主要由音频运放和偏置电路组成,结构简单,不需要输出耦合电容、自举电容和缓冲器网络。应用cadence的analogartist模拟仿真工具进行电路仿真,得到其电路指标如静态关闭电流、失调电压、电源电压抑制比等均达到要求.该音频功率放大器具有良好的市场应用前景.

摘要：The increasing trends in SoCs and SiPs technologies demand integration of large numbers of buses and metal tracks for interconnections. On-Chip SerDes Transceiver is a promising solution which can reduce the number of interconnects and offers remarkable benefits in context with power consumption, area congestion and crosstalk. This paper reports a design of a new Serializer and Deserializer architecture for basic functional operations of serialization and deserialization used in On-Chip SerDes Transceiver. This architecture employs a design technique which samples input on both edges of clock. The main advantage of this technique which is input is sampled with lower clock (half the original rate) and is distributed for the same functional throughput, which results in power savings in the clock distribution network. This proposed Serializer and Deserializer architecture is designed using UMC 180 nm CMOS technology and simulation is done using cadence Spectre simulator with a supply voltage of 1.8 V. The present design is compared with the earlier published similar works and improvements are obtained in terms of power consumption and area as shown in Tables 1-3 respectively. This design also helps the designer for solving crosstalk issues.