摘要：随着摩尔定律的放缓,通过制程微缩来提高芯片性能越来越难,基于芯粒集成的先进封装方案的重要性随之日益显现。尤其是在一些高算力芯片产品的设计上,采用芯粒集成已逐渐成为设计者们一个绕不开的性能提高手段。在2.5D先进封装方案中,cowos-s(chip on wafer on substrate)封装因其高带宽、低延迟及丰富的成功量产案例而被广泛应用于片上系统芯片(soC-system on chip)与高带宽内存(HBM-high bandwidth memory)的互连。然而,在cowos-s技术的硅中介层设计过程中,设计人员将面临严苛的信号完整性与电源完整性的综合挑战。为了解决这些挑战,Cadence作为EDA领域的创新者和领导者,开发了完整的EDA解决方案,以协助设计人员完成硅中介层的设计及签核任务。本文将介绍如何利用Cadence EDA解决方案来高效率地实现cowos-s硅中介层的设计与签核,内容聚焦于大电流区域的电源完整性设计以及HBM互连区域的信号完整性设计。