摘要：为了完成高速射频信号的采集与发射,设计了基于FPGA、模数转换器AD9680与数模转换器AD9144电路的通信与控制模块。硬件设计主要包含前端设计、时钟设计、控制部分设计。软件部分则详细阐述了程序结构、模块设计以及程序执行流程。为兼容各种不同的AD/DA芯片且便于移植复用,所有数据处理以及寄存器配置都在FPGA的处理系统(PS)部分完成,在可编程逻辑(PL)部分完成与PS以及外设的数据交互与存储。该软件整体可视作一个软件封装IP。使用FPGA为主控芯片与AD/DA完成10 Gbit/s的线速率JESD204B链路通信,并以2 GSa/s的转换速率进行数据采集与发射,验证了设计的正确性。

摘要：针对目前视频拼接技术存在动态视频数据速度慢、分辨率较低的问题,设计了一种能够将两路摄像头和两路高清晰度多媒体接口(high definition multimedia interface,HDMI)输入的动态视频数据进行拼接处理的系统。系统以紫光同创公司Pango logos系列现场可编程门阵列(field programmable gate array,FPGA)器件为核心,由时钟控制、寄存器配置、数据采集、先进先出(first in first out,FIFO)数据存储控制、第3代双倍速率同步动态随机存储(double-data-rate 3 synchronous dynamic RAM,ddr3 SDRAM)等逻辑功能模块组成。设计实现了ddr3 IP核的读写控制、图像缩放及视频拼接算法,使用Inserter和Debugger对主要功能模块进行了仿真测试,并进行了视频采集实验,结果表明,系统能够完成4路动态视频的拼接显示,分辨率达到1920×1080,刷新速率为60 fps,占用的查找表(look up table,LUT)资源为18%。支持多种动态数据输入方式,具有便携性好、帧率分辨率高、片上资源占用率低等特点,可用于动态视频拼接的应用场景。

摘要：设计了一种将延迟容忍网络(Delay Tolerance Network,DTN)技术应用于自组织(Ad Hoc)网络的队列管理器(Queue Manager,QM)。该管理器由自由指针QM、多队列消息存储器、ddr3、输入接口状态机、重发接口状态机和输出接口状态机等模块组成,能根据用户需求区分不同业务流,并对指定数据进行基于完整消息的多次重传。具有结构简单、低时延、资源动态共享和便于数据管理的特性。分析了QM的具体结构和工作流程,并进行了仿真验证。QM基于Xilinx xc7z100ffg900-2 FPGA平台实现,采用ModelSim SE-64 10.6d进行仿真分析。结果表明,该队列管理器能满足延迟容忍网络中交换节点对消息管理的需求。

摘要：本文结合某项目工程需要,介绍了一种SAR成像预滤波处理方法,在FPGA中通过外部QDRII存储芯片实现了PRT级数据流缓存,利用FPGA强大的并行处理能力完成FDC补偿以及SAR成像预滤波算法的计算,并将预滤波所有参数通过DSP控制,既缩短了运算时间,又提高了调试效率,实现了一块3U板卡完成整个SAR雷达信号处理。

摘要：针对高动态CMOS图像传感器数据采集带宽压力大的需求,提出一种针对大量图像数据的高速低功耗通用缓存设计。该设计的控制核心为FPGA,数据源为高动态CMOS图像传感器,存储芯片为ddr3 SDRAM。通过分支预测、帧率匹配、优化解码、通用配置技术,该设计实现了高速缓存、低功耗以及在线配置存储格式。实际应用中,实现连续图像数据的稳定存储并显示,或指定输出一帧图像任意位置的数据,证明了系统结构的稳定性。通过系统级验证方案,分支预测对上位机的读出速度提升115倍,低功耗技术使电源功耗降低9.73%,通用配置技术准确完成在线配置。

摘要：为满足微光遥感卫星领域对微光探测的需求,本文提出了一种基于微光CMOS图像传感器GSENSE2020的成像电路设计。该成像电路通过FPGA实现了对图像传感器的驱动控制以及高速图像数据的接收和传输,通过DC/DC和LDO(low dropout regulator)为图像传感器提供了低噪声供电电源,采用PMIC(power management IC)解决了FPGA上电时序问题,利用ddr3实现高速图像缓存与处理,采用eMMC达到图像数据存储速率与容量的需求,应用FPGA的IP核及原语代替CameraLink接口转换芯片实现CameraLink通信协议,从而完成图像数据直接在CameraLink接口的高速传输。实验结果表明,成像系统电路功能及性能都达到了预期设计目标,系统的输出数据率可达2.4 Gbps,帧频高达25 fps,信噪比达到45.5 dB。

摘要：针对全景多目标侦察遥感图像传输速度慢、传输质量差等问题,采用GTX高速串行收发技术、大容量高速缓存技术,设计了一种基于现场可编程门阵列(FPGA)的全景图像采集与高速传输系统,主要包括图像采集模块、GTX图像传输模块、数据缓存模块以及图像显示模块。GTX图像传输模块选用光纤作为传输介质,SFP+作为传输接口,传输协议为Aurora 8B10B single lane 4 byte,数据缓存模块选用ddr3 SDRAM作为系统的高速缓存单元。实验测试结果表明,系统最高可采集图像分辨率为500×10^(4)pixels,最高可实现10.3125 Gbps高速视频图像的光纤无失真传输,误码率约为10^(-12),为大容量图像采集和传输提供了一种可行的方案。

摘要：为了满足大面阵高帧频CMOS探测器成像系统的设计要求,设计了基于GMAX0504探测器的CMOS成像系统,实现高帧频、大视场的成像需求;采用ddr3-SDRAM和NAND-FLASH,解决了图像数据存储速率与容量的瓶颈问题;通过图像处理的方法,提高了图像动态范围、信噪比(SNR)与调制传递函数(MTF)的设计指标;通过图像实时像元校正,提高了成像系统的光响应非均匀性(PRNU)指标。实验结果表明,图像信噪比(SNR)平均值为44dB,接近探测器的最大信噪比(SNR);光响应非均匀性(PRNU)均值为1.4%,满足成像需求。该CMOS成像系统设计结构可应用于更大面阵CMOS成像系统,为工程应用提供了保障。

摘要：基于系统级封装(System in Package,SiP)技术,结合自研自主可控DSP处理器“魂芯”II-A和多片ddr3颗粒,详细介绍了一款高速动态存储控制一体化SiP设备的设计方案和仿真验证分析结果。重点介绍了此款SiP的电路拓扑设计、版图设计,并从拓扑结构波形仿真、ddr3时序裕量计算、与板级实现方案对比三方面对其PCB后仿进行了分析和验证,仿真结果符合规范要求,证明了所采用的Fly-By拓扑适用于CPU与多片ddr3颗粒所组成的一体化SiP设备,且SiP设备性能优于板级实现方案。

摘要：ddr3存储器已经成为目前服务器和计算机系统的主流应用,虽然ddr3采用双参考电压、片上校准引擎、动态ODT、fly-by拓扑以及write-leveling等技术在一定程度上提高了信号完整性,但设计实现高数据率仍然比较困难.针对某自研处理器及服务器主板设计,采用混合建模方法,建立了由芯片I/O、封装、PCB、过孔、连接器和DIMM条组成的ddr3的全通道信号完整性仿真平台,通过频域仿真,比较通道中各种无源组件引入的插损和回损,通过时域仿真,分析各组件对接收眼图的不同影响程度,实现Chip,Package,PCB的协同仿真与设计优化,达到了预期指标.