摘要：压力管道通常被用于输送易燃易爆的危险品，若发生泄漏会引起严重爆炸事故。针对目前管道泄漏声波信号采集速度慢、不准确的问题，设计了一种高频、高精度的压力管道信号采集系统。该系统以现场可编程门阵列(Field Programmable Gate Array, FPGA)为控制核心，通过软件和硬件进行设计优化，在硬件设计时，为减少噪声干扰，前端调理电路的设计使用单端转差分电路，模数转换器(Analog-to-Digital Converter, ADC)部分使用高精度模数转换芯片进行信号采集。在软件方面对采集后的数据使用有限脉冲响应(Finite Impulse Response, FIR)滤波器优化噪声干扰。为了记录采集得到的数据，使用ddr3进行数据缓存，通过USB2.0把采集的数据传输至电脑上位机进行显示。测试结果表明，与现有系统相比，该系统性能稳定，有效提高了采集的速度和准确性，采集最大误差不超过0.87%,降低了噪声干扰，在管道声波信号采集中具有较大的应用价值。

摘要：为了满足我国高海拔地区大视场天文望远镜进行微光探测的需求,基于长光辰芯公司的高性能sCMOS(Scientific CMOS)探测器GSENSE1516BSI,以Xilinx公司的Kintex-7 FPGA为主控芯片,设计了低噪声、高灵敏度、热电制冷器(Thermo Electric Cooler,TEC)主动制冷的成像系统,硬件部分包括sCMOS探测器外围电路、FPGA的读出电路和TEC主动制冷模块;软件部分包括时序控制模块、数据对齐接收训练模块和ddr3高速缓存模块。设计开发了大面阵像素数据的ddr3读写验证模块,可以在设计阶段预验证大面阵像素数据在ddr3子模块中缓存的可靠性,提前发现潜在的数据传输问题,优化了系统测试方案。最终经过整机测试,实验结果表明:设计的sCMOS成像系统工作稳定,读出噪声为4.33 e^(-),制冷温度可达-30℃,-30℃下暗电流为0.15e^(-)/pixel/s,可稳定进行4 k×4 k大面阵像素数据的读出,满足大视场天文观测需求。

摘要：ddr3存储器已经成为目前服务器和计算机系统的主流应用,虽然ddr3采用双参考电压、片上校准引擎、动态ODT、fly-by拓扑以及write-leveling等技术在一定程度上提高了信号完整性,但设计实现高数据率仍然比较困难.针对某自研处理器及服务器主板设计,采用混合建模方法,建立了由芯片I/O、封装、PCB、过孔、连接器和DIMM条组成的ddr3的全通道信号完整性仿真平台,通过频域仿真,比较通道中各种无源组件引入的插损和回损,通过时域仿真,分析各组件对接收眼图的不同影响程度,实现Chip,Package,PCB的协同仿真与设计优化,达到了预期指标.

摘要：针对高性能微处理器封装中ddr3的信号完整性和电源完整性问题,提出了仿真驱动的封装设计方法:在设计之初通过前仿真制定准确的设计规则和目标,在设计过程中通过仿真指导设计优化,在设计完成后用后仿真验证设计结果。应用该方法设计了FT1500芯片封装,实测结果表明,该芯片的ddr3接口可以稳定工作在1 400Mbps。

摘要：针对高速大容量数据读写的广泛需求,提出一种FPGA控制ddr3 SDRAM实现大规模高速查找表的方法。该方法采用Altera公司Cyclone V系列的FPGA,在QuartusⅡ开发环境下,利用Verilog HDL编程语言,通过状态机来描述对ddr3SDRAM的各种时序操作,设计了用户自定义ddr3 SDRAM控制器。搭建了测试系统进行测试,同时使用SignalTapⅡ逻辑分析仪对控制器的工作流程进行了调试和验证。最终测试结果表明,查表准确且速度达到了40 M次/s。

摘要：在40nm工艺下完成了一款高性能DSP芯片中ddr3存储接口的物理设计,提出并实现了ddr3存储接口的布局规划、时钟树和时序收敛方法.在布局规划阶段,综合考虑了面积、时序等因素,确定了ddr3的布图形状大小以及内部宏单元、IO单元的规划;在时序收敛阶段,分析了ddr3的时钟和路径结构,并针对关键路径进行精细的手工规划,提出并实现了自动化skew检查脚本框架,成功将各个PHY域内总线的偏差控制在40ps以内.实验结果表明,此设计达到了频率533 MHz、最大数据率2 133 Mb/s的目标.

摘要：针对ddr3系统互联中信号完整性和时序等问题,以某自研的自主可控计算设备为背景,详细描述了龙芯3A处理器和四片ddr3内存颗粒芯片互联的仿真分析和优化设计方案。分析了IBIS模型的结构和数据信息,介绍了一种快速验证IBIS模型准确性的方案。仿真分析了一种ddr3差分时钟电路共模噪声的控制方法。利用前仿真和后仿真,分析验证了多片ddr3内存颗粒芯片在Fly-By拓扑结构下的时序和信号质量。仿真结果达到了预期目标。

摘要：针对高动态CMOS图像传感器数据采集带宽压力大的需求,提出一种针对大量图像数据的高速低功耗通用缓存设计。该设计的控制核心为FPGA,数据源为高动态CMOS图像传感器,存储芯片为ddr3 SDRAM。通过分支预测、帧率匹配、优化解码、通用配置技术,该设计实现了高速缓存、低功耗以及在线配置存储格式。实际应用中,实现连续图像数据的稳定存储并显示,或指定输出一帧图像任意位置的数据,证明了系统结构的稳定性。通过系统级验证方案,分支预测对上位机的读出速度提升115倍,低功耗技术使电源功耗降低9.73%,通用配置技术准确完成在线配置。

摘要：为了解决目前数据存储系统中缓存深度不足、实用性不强等问题,设计了一种高性能数据缓存与传输系统方案。该系统以ZYNQ系列开发板AX7350作为驱动平台,设计了一种以FIFO级联+乒乓操作的大容量缓存方案,该方案增加了5.625 MB的缓存容量,极大提高了系统的缓存深度。通过UDP数据组帧的形式进行以太网数据收发,ddr3作为数据存储媒介。测试结果表明:该系统进行以太网数据传输时的平均丢包率为0.054%,该系统具有可靠性。

摘要：针对FPGA中使用ddr3进行大容量数据的缓存应用背景,采用模块化设计方法,提出基于Xilinx Kintex-7 FPGA的ddr3 SDRAM FIFO接口设计方案。在分析ddr3用户接口特点和用户接口时序的基础上,对不同读/写模式进行效率测试。借鉴标准FIFO的设计思想,结合ddr3 SDRAM控制器的特点,设计遍历状态机对该FIFO接口进行读/写测试。最后,原型机平台验证了该接口不仅具有标准FIFO简单易用的功能,而且具有存储空间大等优势。