摘要：近年来随着经济社会和科技生产力的快速发展,在民用、国防工业、航空航天等领域,利用高速相机实现对高帧频视频图像数据的实时采集,在水下探测、天文观测、地质勘探等领域应用广泛。为实现高速图像数据实时采集,采用FPGA作为主控制器,保证数据的实时高速传输最为关键。而FPGA芯片供应常年被美国Altera和Xilinx等公司垄断,为应对断供风险,实现系统自主可控要求,设计采用国产紫光同创生产的PGT180H作为FPGA主控,ddr3用于高速缓存,视频图像数据经由USB3.0接口实现PC显示的数据采集系统。经过USB3.0接口数据吞吐率测试和上位机视频图像采集测试表明,采用国产FPGA芯片并应用USB3.0接口技术可实现传输速率高达265 MB/s的视频采集系统设计。该设计具有传输速率高、通用性强、自主可控性高等特点。

摘要：针对高性能微处理器封装中ddr3的信号完整性和电源完整性问题,提出了仿真驱动的封装设计方法:在设计之初通过前仿真制定准确的设计规则和目标,在设计过程中通过仿真指导设计优化,在设计完成后用后仿真验证设计结果。应用该方法设计了FT1500芯片封装,实测结果表明,该芯片的ddr3接口可以稳定工作在1 400Mbps。

摘要：文中针对某飞行器边界层温度、压力等参数的获取与记录,设计一种基于FPGA和eMMC的多通道同步数据采集存储系统,解决了传统采存系统中存在的存储速度低、存储容量小、测量误差大等问题。该系统选用AD7606模数转换芯片实现对8通道模拟信号的同步采集,单通道采样频率可达200 kHz;采用ddr3 SDRAM作为高速缓存单元;以单片eMMC为存储介质,存储容量为128 GB,高速SDR速度模式下数据读写速率最高可达50 MB/s。实验测试结果表明,该系统能够在单通道200 kHz采样频率的条件下,完成对8通道模拟信号的同步采集和存储,工作时间可达10 h以上,误差范围可控制在0.2%以内,具有一定的工程应用价值。

摘要：针对星载终端产品载荷接口类型丰富、数据传输速率高的特点,提出一种基于宇航应用场景的多载荷分区的高速缓存技术。该方案采用Xilinx高性能FPGA作为主控芯片实现高速数据处理,采用高可靠宇航级ddr3芯片实现高速数据缓存,并采取了冗余校验的方式加强了可靠性。本设计数据缓存接口速率可达1066MT/s,能够对输入的10种载荷类型数据的进行动态缓存,设计吞吐率可达50Gbps。文章通过Modelsim仿真平台对系统功能进行了仿真验证,并给出了验证结果,结果表明该设计能够满足多载荷高速率的应用需求。

摘要：由于现场可编程门阵列(FPGA)处理速度快、数据吞吐量大,双倍速率同步动态随机存储器(ddr)存储容量大、价格低,因此多数雷达均采用FPGA+ddr3的架构实现数据重排。但由于ddr3跳变地址读写效率低,导致重排速度慢,已不能满足现代雷达对信号处理速度提出的要求。因此本文提出了一种高速重排方法,通过数据拼接、按块读取、设计同时读写时序等操作,可大幅度减少地址跳变次数,提升重排速度,以满足现代雷达对信号处理速度提出的要求。

摘要：针对机器视觉系统需要采集图像进行实时处理的要求,设计了一种基于FPGA的高速高性能图像采集传输系统。系统由FPGA作为主控制器,采用PYTHON1300图像传感器采集图像数据,利用ddr3缓存图像数据,通过千兆以太网向上位机传输图像数据,同时接收上位机下发的配置命令以此配置传感器。系统正常工作时以90帧/s的速率采集传输分辨率为1280×1024的图像,满足机器视觉系统对实时图像采集的要求,且可靠性高。

摘要：针对高速大容量数据读写的广泛需求,提出一种FPGA控制ddr3 SDRAM实现大规模高速查找表的方法。该方法采用Altera公司Cyclone V系列的FPGA,在QuartusⅡ开发环境下,利用Verilog HDL编程语言,通过状态机来描述对ddr3SDRAM的各种时序操作,设计了用户自定义ddr3 SDRAM控制器。搭建了测试系统进行测试,同时使用SignalTapⅡ逻辑分析仪对控制器的工作流程进行了调试和验证。最终测试结果表明,查表准确且速度达到了40 M次/s。

摘要：在40nm工艺下完成了一款高性能DSP芯片中ddr3存储接口的物理设计,提出并实现了ddr3存储接口的布局规划、时钟树和时序收敛方法.在布局规划阶段,综合考虑了面积、时序等因素,确定了ddr3的布图形状大小以及内部宏单元、IO单元的规划;在时序收敛阶段,分析了ddr3的时钟和路径结构,并针对关键路径进行精细的手工规划,提出并实现了自动化skew检查脚本框架,成功将各个PHY域内总线的偏差控制在40ps以内.实验结果表明,此设计达到了频率533 MHz、最大数据率2 133 Mb/s的目标.

摘要：针对ddr3系统互联中信号完整性和时序等问题,以某自研的自主可控计算设备为背景,详细描述了龙芯3A处理器和四片ddr3内存颗粒芯片互联的仿真分析和优化设计方案。分析了IBIS模型的结构和数据信息,介绍了一种快速验证IBIS模型准确性的方案。仿真分析了一种ddr3差分时钟电路共模噪声的控制方法。利用前仿真和后仿真,分析验证了多片ddr3内存颗粒芯片在Fly-By拓扑结构下的时序和信号质量。仿真结果达到了预期目标。

摘要：针对FPGA中使用ddr3进行大容量数据的缓存应用背景,采用模块化设计方法,提出基于Xilinx Kintex-7 FPGA的ddr3 SDRAM FIFO接口设计方案。在分析ddr3用户接口特点和用户接口时序的基础上,对不同读/写模式进行效率测试。借鉴标准FIFO的设计思想,结合ddr3 SDRAM控制器的特点,设计遍历状态机对该FIFO接口进行读/写测试。最后,原型机平台验证了该接口不仅具有标准FIFO简单易用的功能,而且具有存储空间大等优势。