摘要：Mentor Graphics公司目前宣布，TSMC和Mentor Graphics已经达到在10nmEDA认证合作的第一个里程碑。Calibre实体验证和可制造性设计（DFM）平台以及Analog FastSPICE^TM（AFS^TM）电路验证平台（包括AFSMega）已由TSMC依据最新版本的10nm设计规则和SPICE模型认证。经TSMC验证的Olympus-SOC^TM数字设计平台已依据10nm工艺要求补强新工具功能，同时，全芯片等级的认证工作也正进行中。

摘要：Imec与新思科技（Synopsys）宣布，双方将扩大合作范围并将电脑辅助设计技术（TCAD）应用于10纳米鳍式晶体管（finfet）制程。此项合作是以14纳米等制程为基础，而通过这项合作，新思科技的SentaurusTCAD模型将可有效支援新时代finfet装置。

摘要：ARM与台积公司共同宣布,首个采用finfet工艺技术生产的ARM Cortex-A57处理器已成功流片。Cortex-A57处理器为ARM旗下性能最高的处理器,能进一步提升移动与企业运算所需的效能,包括高级计算机、平板电脑与服务器等运算密集的应用。这项合作展现了双方在台积公司的finfet工艺技术上,共同优化64位ARMv8处理器系列所打造的全新里程碑。借助ARM Artisan物理IP、台积公司内存宏以及台积公司开放创新平台（Open Innovation Platform,OIP）设计生态系统驱动的电子设计自动化（EDA）技术,双方在六个月内便完成了从RTL到流片的全部过程。ARM与台积公司合力打造更为优异且具节能效益的Cortex-A57处理器与标准组件库,可针对以ARM技术为架构的高性能系统级芯片（SoC）,支持早期客户在16纳米finfet工艺技术上的设计实现。

摘要：2月1日,赛灵思公司宣布其Virtex UltraScale＋FPGA面向首批客户开始发货,这是业界首款采用台积公司（TSMC）16FF＋工艺制造的高端finfet FPGA。赛灵思在UltraScale＋产品系列与设计工具上一直与100多家客户积极接触,目前已向其中60多家客户发货器件和/或开发板。Virtex UltraScale＋器件加上Zynq UltraScale＋MPSoC和Kintex UltraScale＋FPGA展示了赛灵思16nm产品组合三大系列已经悉数登场。Virtex UltraScale＋器件建立在一款20nm高端FPGAVirtex UltraScale系列成功的基础之上。

摘要：ARM和Cadence日前宣布合作细节，揭示其共同开发首款基于台积电16纳米finfet制程的ARM@Cortex-A57处理器，实现对16纳米性能和功耗缩小的承诺。测试芯片是采用完整的Cadence RTL-to—siglloff流程、CadenceVirtuoso定制设计平台、ARMArtisan标准单元库和台积电的存储器的宏。

摘要：ANSYS近日宣布,ANSYS解决方案已通过台积电的7nm finfet Plus(N7+)工艺技术节点认证,支持EUV技术,而且参考流程经验证可支持最新的基于内存基板应用的集成扇出型(InFO_MS)高级封装技术。台积电InFO高级封装技术经过扩展后可将内存子系统和逻辑芯片集成在一起。台积电和ANSYS改进了现有的InFO设计流程,支持新型InFO_MS封装技术,并使用ANSYS SIwave-CPA、ANSYS RedHawk-CPA、ANSYS RedHawk-CTA、ANSYS CMA和ANSYS CSM及相应的芯片模型验证了参考流程。InFO_MS参考流程包括晶片和封装的协同仿真和协同分析,支持提取、电源和信号完整性分析、电源和信号电迁移分析以及热分析等。

摘要：A 2D analytical electrostatics analysis for the cross-section of a finfet (or tri-gate MOSFET) is performed to calculate the threshold *** analysis results in a modified gate capacitance with a coefficient H introduced to model the effect of tri-gates and its asymptotic behavior in 2D is that for double-gate *** potential profile obtained analytically at the cross-section agrees well with numerical simulations.A compact threshold voltage model for finfet,comprising quantum mechanical effects,is then *** is concluded that both gate capacitance and threshold voltage will increase with a decreased height,or a decreased gate-oxide thickness of the top gate,which is a trend in finfet design.

摘要：In this paper, we propose multi-fin FET design techniques targeted for RF applications. Overlap and underlap design configuration in a base finfet are compared first and then multi-fin device (consisting of transistor unit up to 50) is studied to develop design limitations and to evaluate their effects on the device performance. We have also investigated the impact of the number of fins (up to 50) in multi-fin structure and resulting RF parameters. Our results show that as the number of fin increases, underlap design compromises RF performance and short channel effects. The results provide technical understanding that is necessary to realize new opportunities for RF and analog mixed-signal design with nanoscale finfets.

摘要：集成电路设计复杂性的增长以及工艺尺寸的持续缩减给静态时序分析以及设计周期带来了新的严峻挑战。为了提升静态时序分析效率、缩短设计周期,充分考虑finfet工艺特性以及静态时序分析原理,提出了未知工艺角下时序违反的机器学习预测方法,实现了基于部分工艺角的时序特性来预测另外一部分工艺角的时序特性的目标。基于某工业设计进行实验,结果表明,提出的方法利用5个工艺角时序预测另外31个工艺角时序,可达到小于2 ps的平均绝对误差,远远优于传统方法所需的21个工艺角,显著改善了预测精度和减少了静态时序分析工作量。

摘要：阈值电压是MOSFET最重要的电学参数,它在器件模拟和电路设计方面起着举足轻重的作用。本文分析总结了目前比较常用的阈值电压的提取方法,分别利用它们提取了finfet和JLT不同沟道长度的阈值电压,讨论了这些方法在提取两种现代MOS器件阈值电压时的有效性和局限性。