摘要：针对hdl设计中存在的多驱动源问题,提出利用变量通信以及驱动条件之间的逻辑关系将分布赋值改为集中赋值,该方法不但解决了多驱动源问题,而且也避免了决断函数的调用,同时提高了设计的性能和可靠性,最后以一个实例说明了它的应用。

摘要：作为JEDEC最新的AD/DA采样数据传输协议,JESD204B协议新增了对多通道串行传输的同步支持。为了确保多通道同步传输的准确性,发送端同步电路采用Verilog hdl设计并实现了协议规定的码群同步,初始通道对齐与的同步字节替换等功能。Modelsim仿真结果验证了发送端同步电路符合协议要求,Design Complier(0.18μm工艺库)综合结果表明电路在数据传输阶段的处理频率达到255.03 MHz,可应用于JESD204B高速串行接口电路设计中。

摘要：本文阐述了 hdl设计中后端时序分析的一些概念 ,重点介绍了使用 MAXPLUSII的静态时序分析工具 TIMING ANALYZER对设计进行仿真分析的方法。