摘要：采用了一种新的电路描述方法，适用于ＣＭＯＳ开关级电路及桥接故障模型；给出了几个主要的数据类型及操作；介绍了基本算法，并分析了算法的主要特点；根据这一算法，设计了一个实用测试生成系统，并以标准电路Ｔ７４１８１为例。

摘要：集成电路的几何尺寸越来越细,金属层越来越多,使传统的测试方法难以检查出潜在的工艺缺陷.幸运的是,一种方兴未艾器件静态电流I_(DDQ)的测试方法可以帮助设计人员发现这些缺陷,还能够找出可能影响到长期可靠性的各种问题.虽然CMOS器件的I_(DDQ)测试难点尚未全部攻克,但这种测试方法当前正在运用,而且具有广阔的发展前景.

摘要：由于电路门数增大和晶体管亚阈值电流升高 ,导致电路的静态漏电流不断升高 ,深亚微米工艺SOC(系统芯片 )IC在iddq测试的实现方面存在巨大挑战 虽然减小深亚微米工艺亚阈值漏电开发了许多方法 ,如衬底偏置和低温测试 ,但是没有解决因为SOC设计的规模增大引起漏电升高的问题 首先提出了SOC设计规模增大引起高漏电流的可测试性设计概念 然后制定了一系列适合于SOC的iddq可测试设计规则

摘要：静态电流(iddq)测试的实现方法研究是iddq测试领域的重要内容之一,高速、高精度是共同追求的目标。通过分析测试向量改变时流过被测电路的电源电流变化情况,得出制约iddq测试速度的主要因素。基于此,采用CMOS0.5μm工艺参数、SPICE仿真工具和模拟集成电路设计规则,提出一种快速、高精度的BICS(片内电流监控器)的设计方案。设计中利用辅助的PMOS开关管和延迟电路,有效地解决测试速度问题。设计出的电路达到了100MHz的测试速率、1A测量精度、500mV的最大电源电压降、50μA以上的故障电流检测能力,可以满足一定的实际应用需要。

摘要：超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略;本文首先介绍了在CMOS集成电路中的iddq测试方法,介绍其基本原理,展示了测试的优越性,CMOS IC本质上是电流可测试,iddq和功能测试相结合,可大大改善故障覆盖率,提高测试的有效性;最后提出了一种基于iddq扫描的SOC可测性方案,是在SoC扫描测试中插入iddq的测试方法,这是一种基于BICS复用的测试技术,并给出了仿真结果最后得出结论。

摘要：目的　为了使 iddq测试方法对 SOC(系统芯片 ) IC能继续适用 ,必须实现 SOC iddq的可测试性设计 ,解决因 SOC设计的规模增大引起漏电升高问题 .方法　传统的电路分块测试方法存在需要增加引腿代价 ,因此是不实际的 .本文提出了一种通过 JTAG边界扫描控制各个内核电源的 SOC iddq可测试设计方法 .结果　实验表明该设计不要求专门的控制引腿 ,硬件代价是可忽略的 .结论　本文提出的方法可有效地用于系统芯片的

摘要：针对CMOS集成电路的故障检测,提出了一种简单的iddq静态电流测试方法,并对测试电路进行了设计。所设计的iddq电流测试电路对CMOS被测电路进行检测,通过观察测试电路输出的高低电平可知被测电路是否存在物理缺陷。测试电路的核心是电流差分放大电路,其输出一个与被测电路iddq电流成正比的输出。测试电路串联在被测电路与地之间,以检测异常的iddq电流。测试电路仅用了7个管子和1个反相器,占用面积小,用PSpice进行了晶体管级模拟,实验结果表明了测试电路的有效性。

摘要：将EDA(电子设计自动化系统)及ATPG(自动测试图形产生)工具与ATE(自动测试设备)集成在一起,使得I_(DDQ)测试更为实用。