摘要：视频目标跟踪一直是计算机视觉领域非常重要的一个研究分支,多种目标跟踪算法都有着非常亮眼的跟踪效果。但为了适应更多应用场景,目标跟踪算法的结构不断复杂化,计算量的增加使跟踪精度高的算法难以保证实时性的要求。针对这一问题,提出了一种基于HLS的目标跟踪ip核设计方法,选用目标跟踪领域经典算法——核相关滤波算法(KCF),通过分析算法原理中的可并行性,从循环和数组两个方面实现算法由串到并的转换,利用高级综合工具(HLS)将优化后算法打包为ip核,充分结合软硬件设计优势,在保证跟踪精度的基础上提高算法运算效率。经验证,目标跟踪ip核的处理速率可达66.7帧/s,满足视频实时跟踪的要求。

摘要：介绍了一种基于USB2.0协议的设备接口的ip核设计.着重研究了USB2.0协议控制器、缓存控制器、工作模式控制等硬件数字电路的实现,该电路支持高速(480Mbps)和全速(12Mbps)传输.为了满足USB2.0高速的传输要求,减小硬件设计的复杂性和硬件开销,整个系统采用硬件电路和MCU固件结合的方法进行设计,同时使用了不同传输方式缓冲区共用的双缓冲区缓存结构,因此电路具有实现简单,硬件开销小,传输速度较高等优点.设计的电路已经通过FPGA验证.

摘要：基于直接数字频率合成(DDS)原理、可编程片上系统(SoPC)技术和Avalon总线规范,结合软件编程技术,设计了一个通过PC软件可实时产生任意函数表达式波形和人工图形绘制波形的任意波形信号发生器。该信号发生器包括具有独特调制方法及多功能DDS ip核设计、用于通信控制接口的NiosII软件设计和函数波形产生与图形波形编辑的PC软件与界面设计。给出了4种设计波形与实际输出波形的测试验证结果。在该信号发生器运行时,通过PC端上位机软件可十分方便且实时地更新波形,并通过函数方式与图形方式相结合,真正实现任意波形信号的产生。

摘要：介绍了IEEE802.11bMAC层协议的ip核设计,提出了基于32位微处理器ARM7TDMI的系统设计方案,阐述了系统硬件平台的设计、结构及主要模块单元的功能;给出了利用形式描述语言SDL进行MAC层协议设计开发的完整设计流程;阐述了软件的层次结构,并针对设计中遇到的代码生成器的选择、设计优化、与实时操作系统(RTOS)的集成和环境函数编写等问题进行了深入讨论。

摘要：基于置信传播BP改进的最小和译码算法原理,依据IEEE 802.11ac标准进行QC-LDPC译码器ip核的设计。对传统BP译码算法的校验节点更新公式进行优化、改进,通过仿真性能对比,采用最小和译码算法设计实现译码器。该译码器采用串行译码结构,可节省硬件资源和开销。在Vivado 2016.4集成开发环境中通过Xilinx ZYNQ7020 FPGA芯片设计码长为648 bit、码率为1/2的QC-LDPC译码器。同时将FPGA实现的译码器输出与计算机仿真结果进行对比,仿真验证结果表明,译码器ip核设计正确合理。

摘要：AS5643总线是为了满足航空飞行器中高速实时数据传输的应用需求而提出的一种高速总线技术,其以IEEE 1394b协议为基础并对该协议的实时性、确定性、可靠性以及消息传输机制进行增强改进。为了推动AS5643总线技术的应用,针对AS5643总线协议ip核进行研究,设计了基于FPGA的AS5643总线协议模块,并搭建了多节点的总线互联系统对AS5643总线协议模块的功能和性能进行测试。测试结果验证了所设计协议ip核满足AS5643协议规范,实现了高带宽的数据传输,能够满足航空飞行器的应用需求。

摘要：美尔倒谱系数(MFCC)模拟了人耳的听觉特性,在语音识别实际应用中取得了较高的识别率。通过介绍提取MFCC算法,提出了算法实现的ip核设计方案,并详细描述了各个子模块的设计原理。以Verilog HDL作为设计语言,在Modelsim6.0开发工具下完成仿真。最后在Xilinx Spartan–3e FPGA目标板上验证了该ip核。

摘要：本文在简要介绍安全hash算法SHA-1的基础上,给出了SHA-1算法ip核的整体 结构的设计方案格电路的工作原理。结合SHA-1算法的特点,重点介绍和设计了数据填充单元和 存储单元。用VHDL描述该电路结构,并且在FPGA上验证了该结构的正确性。

摘要：本文根据以太网控制器结构特点,提出了一种非标准以太网控制器的ip软核设计方案。基于Avalon总线交换架构,该ip核能快速方便地搭建在SOPC系统之中,支持了嵌入式系统中的网络通信应用。该以太网ip核采用Verilog HDL硬件描述语言设计,遵循软件工程自顶向下的设计方法,体现了在多时钟域操控协同工作的技术特点。最后给出了该ip模块所进行功能的测试与验证。

摘要：面对基于传统IC芯片的微电子应用系统设计技术向基于知识产权核的片上系统SoC技术发展的趋势,以ip构件为基础的设计复用思想已经应运而生。通用异步串行通信接口因其可编程特性和高度兼容性,在各类MCU、MPU以及DSP芯片设计中得到了广泛的应用。本文介绍了一种以状态机为控制核心,内部带有16字节缓冲FIFO的通用异步串行通信接口ip核的设计。本设计采用VHDL语言描述,用FPGA实现并通过了仿真验证。