摘要：该文首先给出了基于ldpc码公钥加密系统中授权用户获取明文的置信传播迭代译码算法,并得出了在明文信息等概的情况下授权用户要成功获取明文,私钥所需满足的必要条件。然后根据置信传播递归迭代算法分析了公钥参数设计的充分必要条件。最后通过仿真验证了私钥和公钥参数设计的正确性。

摘要：该文通过对低密度校验(ldpc)码的编译码过程进行分析,提出了一种基于FPGA的ldpc码编译码器联合设计方法,该方法使编码器和译码器共用同一校验计算电路和复用相同的RAM存储块,有效减少了硬件资源的消耗量。该方法适合于采用校验矩阵进行编码和译码的情况,不仅适用于全并行的编译码器结构,同时也适用于目前广泛采用的部分并行结构,且能够使用和积、最小和等多种译码算法。采用该方法对两组不同的ldpc码进行部分并行结构的编译码器联合设计,在Xilinx XC4VLX80 FPGA上的实现结果表明,设计得到的编码器和译码器可并行工作,且仅占用略多于单个译码器的硬件资源,提出的设计方法能够在不降低吞吐量的同时有效减少系统对硬件资源的需求。

摘要：本文给出Q矩阵的定义,在此基础上提出由Q矩阵构造的ldpc码新码族;研究Q矩阵的性质,根据Q矩阵的性质和变化形式,提出一种构造稀疏奇偶校验矩阵H的算法,同时给出一种基于Q矩阵的ldpc码编码器设计算法.模拟仿真表明,采用和积迭代解码算法,在0.5码率,6144码长,10-5以下误码率时,Q矩阵ldpc码目前的最好性能达到离香农限1.5dB.本文还研究了快速搜索Q矩阵的算法.如果对Q矩阵采用离线搜索,在线存储Q矢量的方式,可使构造H矩阵的计算复杂度为零,编码器算法复杂度与编码长度N成线性关系.Q矩阵ldpc码不同于现有其它结构ldpc码的独特之处在于,对码长和码率参数的设计具有高度灵活性,使其能与现有标准兼容.

摘要：现有DVB-S2标准中ldpc码的设计未考虑其长码编解码器的实现复杂性,也未给出其缩短码的设计。本文在现有DVB-S2标准中ldpc码的设计框架下,提出具有无短环和低码重码的缩短码的设计。本文推广DVB-S2的ldpc码,将其变换为缩短的ldpc码。码长大于4 000的小幅度缩短的ldpc码可无4环和低码重码,但码长小于4 000大幅度缩短的ldpc码存在4环和低码重码。本文对大幅度缩短的ldpc码进行两方面的修改:一是修改部分子矩阵的列重,以解决4环问题;二是采用802.16e中的准双对角线子矩阵替代DVB-S2标准中ldpc码使用的双对角线子矩阵。在AWGN信道下仿真结果表明,改进后的ldpc码性能比改进前的误码率性能有较大提高。

摘要：为提高ldpc码的实用性,该文提出了一种QCE-PEG校验矩阵构造方法,给出了实现具体步骤和设计实例。该算法将构造过程分解,结合准循环扩展技术和渐进边增长构造方法的优点,既能满足度分布对的需要,又保证了平均围长尽可能大的要求,提高了ldpc编码的速度和性能。仿真结果表明:用该方法设计的中短长度非正则ldpc码,其性能优于渐进边增长方法构造的PEG码,且设计简单,编码快速,便于工程实现,具有良好的应用前景。

摘要：针对低密度奇偶校验(ldpc)码较大的译码复杂度和RAM占用,该文提出了一种低译码复杂度的Turbo架构ldpc码——并行交织级联Gallager码(Parallel Interleaved Concatenated Gallager Code,PICGC)。该文给出了PICGC的设计方法和编译码算法,并分析比较了PICGC译码器与ldpc译码器所需的RAM存储量,推导出RAM节省比的上界。理论分析和仿真结果表明,PICGC以纠错性能略微降低为代价,有效地降低译码复杂度和RAM存储量,且译码时延并未增加,是一种有效且易于实现的信道编码方案。

摘要：研究了DAMB系统中基于ldpc码的多级编码方案。首先,设计了MLC分量码的码率,从而给出一种具有自适应特性的以ldpc码为分量码的多级编码方案。提出了基于可靠信息传播的多级译码方案,该方案不会造成信息丢失,且不需要重编码。构造了一组性能优异的非正则ldpc码并在DAMB信道进行了差错率仿真,结果表明基于ldpc码的MLC方案全面优于标准中RCPC/MLC方案。

摘要：本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(ldpc)的编译码算法。采用基于Q矩阵ldpc码构造方法,设计了具有线性复杂度的编码器。基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则ldpc码译码器,并且通过了仿真测试。该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率。

摘要：为逼近解码前传半双工中继信道容量,该文提出一种协作ldpc编码结构及度分布优化方法。与双层删除ldpc码不同,该结构将中继校验比特视为协作ldpc码的一部分,目的端利用从信源和中继接收的消息进行联合译码获得信源信息。为了分析协作ldpc码性能,拓展传统外信息转移(EXIT)图,推导了基于消息错误概率的双层EXIT图噪声门限分析方法。在此基础上,提出了协作ldpc码度分布优化方法,采用差分进化算法搜索了一组具有最大噪声门限的协作ldpc码。实验仿真证明,与双层删除ldpc码相比,协作ldpc码的性能得到了不同程度的改善。

摘要：针对规则(r,c)-ldpc码,设计了一种基于Turbo结构的FPGA译码实现算法,采用多路并行译单帧数据,多帧并行译码的结构,具有收敛速度快和存储量低的特点.为实现多路并行译单帧数据,首先将ldpc码划分成几个超码,并对每个超码内的单校验码采用并行BCJR算法.同时,为简化并行BCJR译码时的内部结构和控制单元的复杂度,提出一种修正的分圆陪集构造方法.在具体实现中,采用了3帧并行译码的结构来进一步提高吞吐量.对一个码长为1 600,规则(3,5)-ldpc码,用Altera公司的StratixEP1S25 FPGA芯片设计了译码器,在主频40 MHz条件下采用20次迭代,可使吞吐量达50 Mbit/s.