摘要：提出了一种基于发射功率、发送比特和误码率均受限时规则和非规则ldpc频域编码MIMO-OFDM系统自适应调制算法。仿真比较了规则、非规则ldpc编码及未编码自适应调制MIMO-OFDM系统性能,比较了ldpc-SISO-OFDM、ldpc-MIMO-OFDM系统子载波数变化对系统BER性能的影响,比较了收发天线数变化对ldpc-MIMO-OFDM系统BER性能的影响。仿真表明自适应调制MIMO-OFDM系统比非自适应调制系统性能有所提高,规则、非规则ldpc编码自适应调制MIMO-OFDM系统比未编码系统性能有很大提高,非规则ldpc编码自适应调制MIMO-OFDM系统比规则码自适应调制系统性能有提高,但在高信噪比时有错误平层。结果证明,适当设计非规则ldpc频域编码自适应调制算法,可以大大改善MIMO-OFDM系统性能。

摘要：随着卫星遥感技术的高速发展,低密度奇偶校验(ldpc)编码器必须实时完成各类载荷海量数据的纠错处理,传统串行ldpc编码方式已经不能满足高速处理需求,为此开展了新一代星载高速ldpc编码方案设计。基于CCSDS标准推荐用于低轨卫星通信的7/8码率ldpc,巧妙利用信息bit和生成矩阵扩充方式,设计了一种扩充并行ldpc编码方法,并在V5 FPGA上实现,与现有并行编码方案相比,提高了3%处理速度,减少了50%时钟资源、100%存储资源、18%逻辑资源,并应用在了新一代遥感卫星上。

摘要：提出了一种利用FPGA上的RAM存储单元分组存储校验比特的方法,并据此设计了一种基于FPGA的ldpc编码器实现方案,同时分别采用并行和串行输入方式实现了该方案。结果表明,该方案达到了较高的编码速率,可满足高速数据应用要求。

摘要：根据IEEE802.16e标准中ldpc编码的定义,提出了一种利用高速状态机来实现编码的快速算法。在Quartus II下使用Verilog HDL实现了该算法并进行了时序仿真。仿真结果表明,设计具有良好的实时性,克服了以往设计中预处理复杂、消耗逻辑资源多的缺点。最后利用MATLAB对该设计与DVB-S2缩短码的BER性能进行了比较,分析了制约DVB-S2缩短码性能的因素。

摘要：基于矩阵乘法的高斯消元法提出了一种通用的ldpc编码器结构,该结构使用移位寄存器和简单的选线实现了复杂的矩阵向量相乘运算并且不需要存储庞大的校验矩阵。然后根据IEEE 802.16e标准中对校验矩阵的定义,利用FPGA实现了编码器的硬件结构,并且由仿真结果可知这种ldpc编码器结构降低了逻辑资源开销,提高了编码速度。

摘要：为了研究数据压缩的协作通信编码,提出一种联合信源信道的ldpc编码方案,并设计了一种迭代解码的中继框架。首先,源节点借助一个中继节点向目的地节点发送相关内容,并在两个节点处应用分布式联合信源信道的ldpc编码;然后,基于矩阵运算在源节点处进行ldpc源编码,将ldpc信道编码应用于中继处,通过噪声信道将相应的码字转发到目的地;最后,利用剩余信源相关性和信源-中继相关性,提供对信源序列的最佳估计。实验结果表明,与其他类似中继编码方案相比,所提方案在误比特率方面具有较大改善,对于中等和较低的错误概率,性能表现稳健,并且当错误概率低于0.05时,所提方案表现出与无错误环境相似的性能。

摘要：为满足无线传感器网络应用MIMO技术的需求,构建了基于分簇的协作MIMO系统,并对传输过程进行了分析。针对系统受发射端簇首节点与协作节点之间信道质量影响较大,存在误码传播的问题,设计了级联ldpc编码的协作MIMO系统,详细分析了接收端ldpc分层译码算法的实现过程。仿真了簇首节点与协作节点之间相同信噪比情况下不同天线数目的误码性能,簇首节点与协作节点之间不同信噪比情况下相同天线数目的系统性能和2发1收、2发2收级联ldpc编码的协作MIMO系统性能,可以推广到多发多收系统。仿真表明:级联LD-PC编码的协作MIMO系统可以有效地解决协作MIMO系统误码传播的问题,显著的提高协作MIMO系统的性能。并且仿真中接收端采用的ldpc分层译码算法,在相同仿真条件下,与传统的BP译码算法相比,收敛速度更快,纠错性能更好。

摘要：针对通信过程中突发信道造成的集中错码现象,并且兼顾编码器的时效性要求,设计了一种IEEE 802.16e标准下码长576,码率1/2的ldpc码硬件编码器,通过Verilog语言进行描述,采用并行结构设计和模型矩阵元素预存的方式降低了资源占用量,提高了工作速度,通过仿真、综合与实现结果验证了方案的有效性。

摘要：在多跳的认知系统中,由于不存在可信实体作为服务器控制密钥分发,安全性将面临更大挑战,需要建立完善的加密体系结构来解决这一问题。将高级加密标准AES和在通信纠错领域性能优异的低密度奇偶校验码(low-density parity-check,ldpc)结合,设计出了分组长度为128 bit的六轮宽轨迹加密策略、密钥由128 bitAES密钥和ldpc生成矩阵组成的ldpc纠错加密器。由于ldpc生成矩阵具有更好的扩散性能,使得这种新设计的ldpc纠错加密器能在更少的轮数下具有较好的安全性。最后,通过实验结果验证了AES-ldpc纠错加密器的性能。

摘要：为降低低密度奇偶校验码(ldpc)译码器的复杂度,提出动态量化的ldpc译码器结构。针对传统并行结构,采用自适应动态量化算法、层调度策略以及最小和算法,在译码的同时调整信息量化方式,由此设计自适应估计电路,并统计幅值过大的信息比例。实验结果表明,该结构能以较小的性能损失降低ldpc译码器的复杂度。