摘要：随着制造工艺的进步和SoC功能的日益丰富,现代SoC大多会集成大量不同种类的嵌入式SRAM,三单元耦合故障对电路的影响开始加深.传统mbist通常基于EDA工具直接实现,以检测单、双单元故障为主,无法全面覆盖三单元耦合故障,应用于现代SoC时还面临测试开销过大,测试覆盖率低等问题.通过提出一种针对三单元耦合故障,以及基于嵌入式SRAM的大小、类型、数量和版图布局的精细化mbist优化设计方法,实现了SoC芯片面积和测试时间的平衡和优化,降低了测试成本并提升了测试覆盖率.

摘要：针对SRAM内建自测试(mbist),介绍几种常用的算法,其中详细介绍March C+算法,在深入理解March C+算法的基础上对其提出改进,以此提高mbist的故障覆盖率。并且利用自顶向下设计方法,Verilog HDl设计语言、设计工具等设计mbist电路及仿真验证,证明了本设计的正确性和可行性。

摘要：Flash型FPGA配置芯片相较于反熔丝配置芯片和可擦除可编程只读存储器(EPROM)型配置芯片,具有非易失性、功耗低、安全性高、可多次编程等更优异的特点。设计了一款具备存储器内建自测试(mbist)功能的Flash型FPGA配置芯片,在March C-的基础上,提出了一种更全面的测试算法,该算法可以有效提高测试故障覆盖率,并且自身会对测试结果的正确性进行判断,从而快速有效地对Flash功能的正确性进行检验。由于Flash具有非易失性、集成度高等特点,且设计具备mbist功能,该配置芯片可以满足复杂场景及广泛的应用需求。

摘要：边界扫描(BSD,有时也称为JTAG)和存储器内建自测试(mbist)是两种常用的集成电路可测试设计技术,然而如何有效处理mbist产生的众多管脚是DFT工程师必须考虑的问题。本文介绍JTAG和mbist基本原理和设计方法,在此基础上提出了用JTAG控制mbist的实现方法,解决了由mbist引起的管脚复用问题。

摘要：现代ASIC设计中,存储器特别是SRAM的使用必不可少,用于存放大量数据。在稍微大的电路设计中,可能会需要多片不同大小的SRAM以配合整体工作。用EDA软件当然能够生成对应的mbist电路代码,但多片SRAM会产生多个这样的控制电路,这无疑产生了不必要的浪费。从自身设计的单片SRAM的mbist电路出发,基于此提出只用一个mbist控制电路实现多片不同大小SRAM联合测试的方案,并给出综合报告以及其仿真结果。

摘要：现代SOC电路中,嵌入式存储器所占规模与数量趋于变大,使得测试也越之复杂,目前常用的测试方法是通过eda软件自动生成mbist电路进行自测试。该设计基于一个实际的项目,对电路中存储器进行了完整的mbist结构设计,同时加入了一个标志位移位电路,从而能够准确诊断出故障存储器,最后通过NC_verilog软件完成mbist结构电路的仿真。

摘要：现代SOC电路设计中,存储器特别是SRAM模块的面积占有很大的一部分。通常测试这些存储器采用的方法是通过EDA工具来生成mbist电路来对SRAM进行测试。然而在没有专门EDA工具的情况下,我们必须手工写电路。本文提供了这一手工mbist的实现方案,并给出仿真和综合结果。

摘要：随着微电子工艺的不断进步,SoC芯片设计中SRAM所占面积越来越大,SRAM的缺陷率成为影响芯片成品率的重要因素。提出了一种可扩展的存储器自修复算法(S-MBISR),在对冗余的SRAM进行修复时,可扩展利用存储器访问通路中校验码的纠错能力,在不改变SRAM结构的前提下能够进一步提高存储器的容错能力,进而提高芯片成品率。最后对该算法进行了RTL设计实现。后端设计评估表明,该算法能够工作在1GHz频率,面积开销仅增加1.5%。

摘要：家庭网关是家庭信息化的关键设备,随着以IP核复用为基础的SOC设计技术的发展,片上存储器的使用变得越来越普遍,存储器在SOC系统中占有很重要的位置,同时,其面积在整个系统芯片中的比重也相当高,在家庭网关SOC的mbist设计中,我们采用了高效的测试矢量生成算法,同时mbist支持全速模式及异步诊断,取得很好的设计效果。

摘要：可测性设计已应用在大规模集成电路设计中。本文介绍了可测性设计原理和实现技术。同时介绍了一款无线局域网(WLAN)芯片,根据该芯片的结构特点,介绍了本款芯片应用的可测性技术以及实现过程,对使用的EDA工具及设计方法进行了深入描述。最后对可测性设计实现的效果进行了说明,并给出部分测试结果。