摘要：密码技术是保障信息安全的核心技术,其中公钥密码得到了广泛应用,其基本运算中的乘法运算是最耗时、最关键的运算,设计高效的乘法器对公钥密码的有效实现具有重要意义。为提高公钥密码的计算速率,设计了一种高效且适合于现场可编程门阵列(Field Programmable Gate Array,FPGA)内并行计算、多核调用的montgomery模乘设计方法,该方法通过预计算的方式减少一次模乘计算耗用的时间,通过查表替代实时计算的方式减少对FPGA内部逻辑资源的占用,详细介绍了所研究、设计的内容及方法的思想、原理和工程实现结果,并从FPGA的资源和速度2个方面与其他文献进行了对比分析,给出了对工作的总结和未来应用展望。

摘要：提出一种使用Radix-8 Booth译码的montgomery模乘算法,进一步减少了模乘的中间乘积项个数,提高了模乘的速度.并给出基于该模乘算法的1024位RSA加密硬件的实现方案,其加密速度可达到采用普通montgomery模乘的RSA加密方案的2倍.在设计方法上使用基于系统级算法的快速设计流程,在系统级设计阶段确定模乘和RSA整体算法的实现方案,并对其评估及优化,缩短了RTL阶段的设计时间,加快了设计思想到硬件实现的转化.实现方案在自行设计的FPGA开发板上通过验证,并进一步转换为ASIC设计综合.

摘要：给出了一种嵌入式Ｍｏｎｔｇｏｍｅｒｙ模乘器的设计，它可以被嵌入到ＣＰＵ智能卡中，协同实现各类基于大数模幂乘运算的公钥保密算法。该模乘器采用ｆｉｎｅｌｙｉｎｔｅｇｒａｔｅｄｐｒｏｄｕｃｔｓｃａｎｎｉｎｇ（ＦＩＰＳ）方法，使之适合于嵌入式的设计特点。各功能部件的并发执行和对分块ＲＡＭ存储器的乒乓式存取及处理大大提高了该模乘器的处理速度。在１０ＭＨｚ的时钟频率下，利用该模乘器实现５１２ｂｉｔ的模幂运算（加密指数为５１２ｂｉｔ），只需要不到４００ｍｓ。

摘要：利用Karatsuba-Ofman算法的思想,改进了montgomery模乘的CIOS实现算法:一方面,改进后的CIOS算法在时间效率上有较大提高,减少的乘法次数比率接近25%;另一方面,改进后的算法具有更好的并行性,能够实现两个乘法器的并行结构,适合于设计高速的RSA密码专用芯片。

摘要：采用大数的高基表示方法和Karatsuba递归思想改进了montgomery模乘中的IFIOS实现算法,该算法可以应用于RSA公钥体制下的模乘法器的设计。模乘运算的速度决定了公钥加密系统和众多通信系统的系统性能,通过与IFIOS算法的比较分析发现,改进后的算法具有使用的乘法次数少、并行性能高等优点,是一种适合设计硬件的高效算法。此算法也适用于其他公钥体制的加解密处理器。

摘要：模乘运算是公钥密码算法中的关键运算,本文基于全字运算的montgomery模乘算法,设计了具有可伸缩硬件结构的模乘器。该模乘器可以基于固定的数据路径宽度对任意长度的数据进行运算,并且能够支持两个有限域上的运算。最后用Verilog硬件描述语言对该乘法器的硬件结构进行代码设计,并用Synopsys公司的Design Complier在Artisan SIMC 0.18μm typical工艺库下综合。实验结果表明,相对于其他模乘器设计,本文设计具有较高的时钟频率,并且由于大大减少了运算所需的时钟周期数,模乘运算速度较快。

摘要：本文提出了一种高效的点乘调度策略和改进的双域高基montgomery模乘算法,在此基础上设计了一种新型高性能可扩展公钥密码协处理器体系结构,并采用0.18μm 1P6M标准CMOS工艺实现了该协处理器,以支持RSA和ECC等公钥密码算法的计算加速.该协处理器通过扩展片上高速存储器和使用以基数为处理字长的方法,具有良好的可扩展性和较强的灵活性,支持2048位以内任意大数模幂运算以及576位以内双域任意椭圆曲线标量乘法运算.芯片测试结果表明其具有很好的加速性能,完成一次1024位模幂运算仅需197μs、GF(p)域192位标量乘法运算仅需225μs、GF(2m)域163位标量乘法运算仅需200.7μs.

摘要：为以较小的面积代价实现RSA公钥密码算法及其他一些算法所需的求模、模加、模乘、模幂等运算,该文设计了一种可作为协处理器使用的模运算处理器。运算数据的长度可变,范围从256b到2048b。采用优化的CIOS(coarselyintegratedoperatedscanning)算法以加快模乘的速度。充分的流水线设计使得时钟频率可达60MHz,在该工作频率下完成1024b模幂的时间为57ms。除RAM外的核心电路仅含16000等效门,在0.35μmCMOS工艺条件下,包含RAM的电路总面积仅为3.31mm2。该处理器适合用于嵌入式系统,尤其是面积局限性高的系统。

摘要：模乘作为许多密码系统的核心算法,是典型的计算密集型任务,往往是加密系统的性能瓶颈.为此,人们提出了各种面向模乘的专用加速电路.为了进一步提高电路性能,基于大数乘法的多层Karatsuba算法原理提出了一种全字montgomery模乘器结构,有效提高了高基算法中大数运算的效率.提出的多层Karatsuba乘法器结构有效降低了乘法运算粒度,在连续执行大数乘法时使硬件利用率达到最高,同时利用按数据位宽分段运算的方法有效提高了电路的工作频率.基于Virtex7 FPGA器件的综合结果显示,电路时钟频率达到250 MHz,33个周期完成了256位montgomery模乘运算,延时132 ns.依据我们所知,全字模乘器的综合性能要优于当前最好的工作.提出的设计方法对于如何利用多层Karatsuba算法减小硬件乘法器的面积和关键路径长度提供了切实可行的参考.

摘要：基于素域上的椭圆曲线密码算法,提出一种新型ECC IP的VLSI设计,采用层次化方法,新的点运算策略和改进的montgomery模乘器,实现了ECC点标量乘、倍点和点加减运算并支持RSA功能。应用NIST推荐的256 bit和521 bit椭圆曲线,每秒分别能运行120次和18次的点乘运算。设计通过了ASIC综合和FPGA验证。