摘要：介绍了一种基于plb总线的多通道SGDMA控制器的设计;详细描述了通道仲裁、通道寄存器组等模块的设计,使控制器实现了6个端口(其中3个用于发送,3个用于接收)的FC通道数据与内存间的数据传输。实验结果表明,这种设计能大大降低处理器的负担。

摘要：近年来,独享L2 Cache是实现高性能多核处理器的主流架构,但是该架构在维护Cache一致性上需要多次访存,增加了系统开销.为此,本文基于PowerPC指令架构实现了一种基于私有Cache状态机与片上总线监测机制相融合的多核缓存一致性设计,使处理器之间可以直接通过干涉接口交互数据.采用硬件描述语言Verilog HDL设计并实现了该多核缓存结构,仿真结果表明,在实现缓存一致性时,这种具有干涉路径的结构相比于传统访存方法最大能够节省87.06%的时间开销,有效地提升了多核处理器性能.最后经过实物芯片在板级上的测试,与仿真结果保持一致.

摘要：介绍了基于MicroBlaze软核处理器的可编程片上系统结构。提出了一种数据采集与存储控制器IP核的设计方法。该控制器具有片上外设总线(plb)接口,和其它Xilinx标准IP核一起可以组成以MicroBlaze为核心的片上系统。用以实现用户所希望的高性能、低功耗、小体积的嵌入式系统。按该方法设计的数据采集与存储控制器,可以达到较高的数据采集速度和数据传输速度。

摘要：介绍了基于FPGA嵌入式系统的多通道高速数据收发模块的用户IP核设计。在Xilinx公司的ISE开发工具中,用FPGA器件中的硬核Rocket IO及软核FIFO设计用户逻辑;使用嵌入式开发工具EDK封装成可在FPGA嵌入式系统中使用的用户自定义IP核,最后通过实际测试验证了该方法的实效性。

摘要：本文详细介绍了OPB总线仲裁器的信号和仲裁机理。在QuartusII8.0平台上,分别用固定优先级算法和LRU算法,用硬件描述语言(verilogHDL)对OPB总线仲裁器进行了RTL硬件建模。并用FPGA进行实现,并比较了仿真结果和综合结果,两种算法都通过了RTL和网表之间的形式验证。

摘要：嵌入式处理器是目前片上系统中常用的处理器引擎,包括处理器、plb总线系统、软件驱动等部分,其性能高、功耗低、使用灵活,通过处理器自带的plb总线,可将成熟IP与嵌入式处理器相连接。由于plb总线结构复杂,时序多样,且其接口时序与常用的寄存器接口访问时序差距较大,不利于迅速建立成熟IP和plb总线连接。为解决此问题,首先深入研究了嵌入式处理器内部plb总线协议和plb总线各个接口的结构及机制,然后在理解plb总线系统时序以及内部各子模块的功能与工作机制的基础上,提出一种高效时序转换电路解决方案,以满足plb总线端单拍传输、Line传输和Burst传输,从设备端同步时序传输、异步时序传输的通信需求。通过功能仿真和工程实践表明,该时序转换电路工作稳定,性能良好,具有配置灵活、使用方便、数据传输效率高等优点,较好地满足了应用需求,且对其他类似接口转换设计具有一定的借鉴意义。