摘要：介绍了sdram的存储体结构、主要控制时序和基本操作命令,并且结合实际系统,给出了一种用FPGA实现的通用sdram控制器的方案。

摘要：该文提出了一种适用于HDTV视频解码器的高性能sdram控制器。通过为sdram控制器设置多个端口并集成仲裁功能,该sdram控制器可以取代传统的总线+DMA结构,为解码器中的功能单元有效地分配存储器的带宽资源。该文提出的sdram控制器内建流水线式的地址和数据路径,配合sdram本身流水处理指令的特性,能够无延时地处理各个端口上的存储器访问请求,从而降低了对片上缓存的需求。仿真综合结果表明,该文设计的sdram控制器满足HDTV解码的性能要求,且与总线+DMA结构相比,片上缓存容量减少了约70%。

摘要：定义了时钟单位阶跃信号C(n),提出了一种利用带相对时钟坐标的逻辑方程表示逻辑信号的方法;通过对所设计的DDR sdram控制器的读写时序的分析,建立了控制器主要信号的时序表达式,并利用所建立的时钟逻辑方程对DDR控制器的读过程进行了简单的分析。这种方法可以应用到内存系统的带宽和延时估计方面,比较直观。

摘要：实现高速大容量数据的无死时间乒乓存储是地震数据采集系统的一项关键技术,本设计采用在一片FPGA中,通过共享同一个PLL和DLL来实现2个DDR sdram控制器,应用于海上高精度地震拖缆采集与记录系统中光纤控制接口板上,完成对水下地震采集数据的接收、乒乓缓存、数据拼接及时序转道序功能.最终系统仿真和测试结果表明,该控制器能够在133MHz频率上稳定运行,达到了预期的设计目标.

摘要：本文提出了sdram预取FIFO的设计,充分利用sdram的流水特性,提高无Cache嵌入式处理器性能。通过软件指令静态分析和软件模拟两种分析方法,评估预取逻辑的深度,得到最优化的设计。基于Drystone基准程序的测试表明,本文提出的指令FIFO可以将处理器的性能提高约50%。

摘要：以sdram控制器为研究对象,探讨硬件逻辑设计时其性能度量的方法,通过建立一个硬件时钟周期级上的sdram控制器性能度量模型,在硬件逻辑实现的层次上实现了sdram控制器性能的评估。根据该性能度量模型,既可以分析已有设计的性能,又可以启发sdram控制器的优化方案。在双向有线数字电视信道SoC系统平台上应用该度量模型对三个AMBA总线接口的sdram控制器实现方案的性能进行分析,从而验证该性能度量模型适用于评估和指导sdram控制器的设计。该实验方法还可以用来评价各个不同IP核提供商提供的sdram控制器IP核,以及评估SoC系统中一些其他IP核的性能。依据模型给出的量化分析信息,对优化设计具有启发性。

摘要：介绍了sdram存储器的工作原理及控制特点,描述了sdram控制器软核的设计方法,阐述了基于VHDL语言的状态机实现sdram控制器的关键技术,并给出了该控制器在HIRFL-CSR数据获取控制系统中的应用。

摘要：sdram存储芯片拥有快速读写的性能,可以应用以回波模拟系统作为数据高速缓存器。sdram芯片是由sdram控制器控制的,sdram控制器有严格的控制时序和工作状态,可以使用有限状态机理论和VerilogHDL语言对FPGA进行模块化开发设计。笔者基于FPGA给出了一种sdram控制器简易化设计方法,实验结果表明该方法简化了sdram控制器的设计。

摘要：分析了同步动态随机存储器的特点和控制原理,实现了一种基于现场可编程门阵列的sdram控制器的设计方案,给出了一种利用嵌入式逻辑分析仪S ignalTap II分析测试sdram信号的方法。

摘要：本项目是基于sdram(SynchronousDynamicRandomAccessMemory,同步动态随机存储器)的控制器设计,用于自动测试设备测试向量发生器中,控制sdram和外界进行通信。sdram内存访问采用突发(BURST)模式,它的原理是,在现有的标准动态存储器中加入同步控制逻辑(状态机)。利用一个单一的系统时钟同步所有的地址数据和控制信号。以状态机为主线,下分三个模块分别完成命令的编码刷新、命令执行、以及数据通路选择等功能。将数据输入,然后再读回。设计good error信号线,判断读写成败。通过chipscope详细查看读写过程。