摘要：设计一套基于Camera Link数字相机的实时小型化系统。根据Camera Link协议以及Bayer变换算法,采用Cyclone III系列FPGA EP3C40F484芯片,通过采集输入的Camera Link信号,异步FIFO与单片sdram方式进行数据缓存,利用ADV7123芯片实现8位数模转换,输出1024×768×60Hz的VGA信号。实验结果表明,该系统可以不通过携带Camera Link图像采集卡的计算机,完成对Camera Link信号的转换并直接显示图像,并实现彩色与黑白模式切换。

摘要：由于目前基于CameraLink接口的各种相机都不能直接显示,因此本文基于Xilinx公司的Spartan3系列FPGA XC3S1000-6FG456I设计了一套实时显示系统,该系统可以在不通过系统机的情况下,完成对相机CameraLink信号的接收、缓存、读取并显示。系统采用两片sdram作为帧缓存,将输入的CameraLink信号转换成帧频为75Hz,分辨率为1,024×768的XGA格式信号,并采用ADV7123JST芯片实现数模转换,将芯片输出的信号送到VGA接口,通过VGA显示器显示出来。设计的系统可以应用于各种基于CameraLink接口的相机输出信号的实时显示。

摘要：构建了面向H.264视频编码器的SoC验证平台,采用FPGA原型系统完成H.264编码器验证。采用Wishbone总线连接32位微处理器OR1200以及其他的必要IP核构建基本SoC平台,并在此基础上集成H.264硬件编码模块;根据H.264编码器的数据流要求,设计了逐行输入/宏块顺序输出的多端口sdram控制器;移植了μC/OS-II实时操作系统和μC/TCP-IP协议栈,用于输出编码后比特流。

摘要：针对嵌入式视频解码系统中,宏块读写延时长、速度慢等问题,提出时间隐藏策略,用于宏块读写sdram控制器的设计,有效缩短了宏块读写延时,显著提高了读写速度。以读8*8、16*16(8bits)宏块为例,可分别节约时间68%、60%。

摘要：sdram (Synchronous Dynamic Random Access Memory) is applied to data acquisition control system for the national great science project HIRFL-CSR. But sdram has complex control timing, and needs to be refreshed timely compared to SRAM, so we use FPGA (Field Programmable Gate Arrays) to design sdram controller. The program of FPGA is edited by VHDL (Very High Speed Integrated Circuit Hardware Description Language) in the MAX+PLUS II development system.