摘要：采用65 nm CMOS工艺设计了一款用于高速芯片互联的四电平脉冲幅度调制(PAM4) serdes发射机。该发射机主要由最高有效位通道和最低有效位通道、时钟产生路径、前馈均衡模块、接口驱动电路等构成。采用一种无锁存的并串转换技术,以降低功耗;采用一种分数型前馈均衡技术,获得了超出奈奎斯特频率点的频率补偿峰值,从而扩展频率补偿范围,使输出信号能更好地适应信道。此外,采用带预充电结构的4∶1并串转换器,减小电荷共享效应对电路的影响。仿真结果表明,在1 V电源电压下,整体电路能实现56 Gbit/s PAM4输出信号,输出眼图清晰,且获得电平失配率为93.1%的高线性度,输出摆幅达到480 mV,功耗为75 mW。

摘要：A new configuration for delay cells used in voltage controlled oscillators is presented. A jitter comparison between the source-coupled differential delay cell and the proposed CMOS inverter based delay cell is given. A new method to optimize loop parameters based on low-jitter in PLL is also introduced. A low-jitter 1.25GHz serdes is implemented in a 0.35μm standard 2P3M CMOS process. The result shows that the RJ （random jitter） RMS of 1.25GHz data rate series output is 2. 3ps （0. 0015UI） and RJ （1 sigma） is 0. 0035UI. A phase noise measurement shows - 120dBc/Hz@100kHz at 1111100000 clock-pattern data out.

摘要：为满足片上系统的柔性互连,提出一种应用于软件定义互连系统的1.0625~10.3125Gbps多协议serdes电路结构.该电路采用统一架构实现不同协议的规范需求,通过一种1×QPLL+4×Lane PLL的时钟结构实现宽频点和低抖动的时钟输出,通过可编程的发送端前向反馈均衡器和接收端线性均衡器和判决反馈均衡器电路,实现最大32dB的插损补偿.测试结果表明,所设计的serdes电路在10.3125Gbps速率下发送总抖动为21.2ps,随机抖动均方根值为633.7fs,最大功耗29.33mW/Gbps,发送端眼图和接收端抖动容限及误码率均能够满足FC-PI-4,RapidIO 3.0,10GBase-KR,1000Base-X的协议规范要求.

摘要：基于IP的So C设计能够有效提高设计效率,降低成本,是当前超大规模集成电路设计的主流解决方案。Ser Des作为一种复杂数模混合IP,可实现高速数据的接收与发送。文中针对So C芯片中Ser Des的PAD测试问题,提供两种改进的边界扫描测试技术,包括利用Ser Des自带的边界扫描测试电路将多个Ser Des进行串行测试,以及将Ser Des定义为一个PAD连接到顶层边界扫描链进行集成测试。文中基于SMIC 40 nm工艺,在一款自主设计的多核So C芯片中,应用Synopsys公司BSD Compiler工具实现了上述技术的电路设计,网表级仿真结果证明该方案的可行性和有效性。

摘要：PCI Express是当前广泛应用的高速串行传输标准,其V1.0版本提供2.5Gbps的高速传输带宽。对于高速串行传输而言,精确的发送定时与接收同步是其关键技术。本文在详细分析PCI Express物理层技术的基础上,特别针对串行接收端的数据时钟恢复CDR技术展开研究,采用基于锁相环结构的数据时钟恢复技术设计了一款2.5Gbps速率的高速物理层电路,并基于0.13μm CMOS工艺设计了版图实现。基于HSPICE的模拟结果表明,此设计完全满足了PCI Express的要求,其抖动的均方根值为1.51ps,峰峰值为8.14ps。

摘要：针对板间或芯片间的甚短距离光传输系统,采用serdes作为物理层,设计了一种单路速率达2Gb/s的串行点对点传输协议,可以在板间或不同IP间,通过光互连提供高速数据传输。详细叙述了设计光互连系统所需的轻量级数据链路层协议的过程和要素。并采用FPGA技术实现协议,给出了测试结果和结论。

摘要：波控系统是相控阵雷达天线的一个重要的子系统。相控阵天线的波束合成、捷变以及赋形功能都需要由波控系统调度控制完成。传统波控系统由波控分机与波控单元的独立分级和模块组成,不能满足机载雷达空间尺寸小、速率要求高以及线缆布局轻量化的要求。本文设计并实现了一种基于Serializer/Deserializer(serdes)总线的波控系统,通过将各模块集成在天线阵面的内部的方式,减小了对体积与重量需求,在模块间使用serdes总线作为数据传输链路,传输速率达到2Gbit/s的同时大大简化了芯线的连接。对系统/模块的设计、定时同步技术、高速链路设计方法与进行了阐述,最终的天线阵面性能测试结果验证了该系统的可实现性。

摘要：为保证serdes接口的差分信号完整性,在高速PCB硬件设计阶段,采用合理的差分传输架构并融入信号完整性分析和仿真技术。设计了EPON光模块LTB3421和TK3713之间的serdes差分硬件电路,借助Cadence仿真工具,仿真分析差分传输中的共模串扰噪声和差模信号眼图的信号完整性问题,实现serdes接口电路的最优化设计。

摘要：The increasing trends in SoCs and SiPs technologies demand integration of large numbers of buses and metal tracks for interconnections. On-Chip serdes Transceiver is a promising solution which can reduce the number of interconnects and offers remarkable benefits in context with power consumption, area congestion and crosstalk. This paper reports a design of a new Serializer and Deserializer architecture for basic functional operations of serialization and deserialization used in On-Chip serdes Transceiver. This architecture employs a design technique which samples input on both edges of clock. The main advantage of this technique which is input is sampled with lower clock (half the original rate) and is distributed for the same functional throughput, which results in power savings in the clock distribution network. This proposed Serializer and Deserializer architecture is designed using UMC 180 nm CMOS technology and simulation is done using Cadence Spectre simulator with a supply voltage of 1.8 V. The present design is compared with the earlier published similar works and improvements are obtained in terms of power consumption and area as shown in Tables 1-3 respectively. This design also helps the designer for solving crosstalk issues.

摘要：介绍了一种适用于高速串并转换电路(serdes)的MUX/DEMUX,采用0.18μmCMOS工艺,数据传输速率达到10GB/s。该电路主要由锁存器、选择器和时钟分频器3个模块组成,采用1.8V电压供电,MUX和DEMUX功耗分别为132mW和64mW。