摘要：对RTL级代码进行功能验证的常用方法是仿真,即使用EDA工具模拟待测设计的实际工作情况,验证待测设计的正确性。对于功能不复杂的待测设计,提出了一种基于system verilog语言的随机测试用例设计方法,可以提高测试的完整性且具有良好的重用性。

摘要：随着存储工艺的发展,NANDFlash存储架构被提出后,凭借存储量大,读写速度快等优势,迅速成为存储介质的首选。目前,存储系统通过控制器完成与Flash闪存颗粒的交互,但随着存储数据越来越巨大,NAND Flash控制器的稳健性、完备性也越来越受重视。本文采用system verilog语言搭建测试环境,并结合SVA断言技术提出新的验证策略,即收集代码覆盖率、功能覆盖率、断言覆盖率三个重要指标,对NAND Flash控制器模块进行全面有效的验证,确保同步时钟单通道模式下,控制器使用双FSM设计依然符合设计要求。

摘要：在分析电梯运行原理和特点的基础上,基于现场可编程逻辑门列阵FPGA设计了电梯运行控制系统,以system verilog为验证语言,以VCS和DVE为仿真软件,构建了UVM通用验证平台,完成了电梯运行控制系统的UVM验证和FPGA板级验证,证明了UVM验证平台的高重用性、可移植性、可靠性和可扩展性。

摘要：阐述AHB总线的SARM控制器运行原理和特点,以system verilog为验证语言,VCS和DVE为仿真软件,搭建了基于UVM的通用验证平台,针对待测模块设计随机化测试用例,给出基于UVM的AHB总线SRAM控制器的验证结果,检测UVM验证平台的重用性、可移植性和可靠性。

摘要：HDLC信号链路是国际标准化组织(ISO)制定的高级数据链路的控制规程(High Level Data Link Control,HDLC)。遵循HDLC标准数据链路层规范,采用硬件描述语言verilog HDL实现了一种基于并行结构的HDLC搜帧解封装电路,并采用system verilog技术搭建验证平台,随机生成HDLC数据帧来验证设计正确性。使用Modelsim软件仿真波形,在仿真过程中,对于净荷区数据长度为10个字节的HDLC数据帧,解码器电路工作完成需要16个时钟周期,兼顾了处理速度和灵活性。使用QuartusII软件综合,在Altera CycloneV器件上,电路使用了8块自适应逻辑模块ALM,24个寄存器,35个引脚。