摘要：以处理器的tlb(Translation Look-aside Buffer)部件为研究对象,探讨嵌入式处理器tlb部件的高能效设计方法.用龙芯1号这款有代表性的真实处理器为设计模型,通过对功耗、面积、关键路径和性能等多方面的试验分析,提出了新颖的tlb低功耗设计方法.在经过改进后的tlb设计中,tlb部件的RAM部分的面积减少了50%,功耗降低了92.7%,整个tlb部件的面积减少了23.7%,功耗降低了28.5%,而电路延迟几乎没有增加,处理器的性能也没有受到影响.这充分说明改进方案是非常实用而有效的.

摘要：虚拟内存是一种管理物理内存资源的技术,将虚拟地址空间映像到物理地址空间。提出了一种设计32位超标量微处理器存储管理单元体系结构的方法,实现了访存和访I/O的逻辑地址到物理地址的转换,讨论了tlb(Translation Lookaside Buffer)设计中的关键技术以及在段、块或页的基础上提供的访问保护,满足了“龙腾”R2微处理器芯片的设计要求。整个芯片采用0.18μmCMOS工艺实现,芯片面积在4.8 mm×5.2 mm之内,核心频率超过233 MHz,功耗小于1.5 W。

摘要：以“龙芯1号”处理器为研究对象,探讨了嵌入式处理器中访存部件的低功耗设计方法.通过对访存部件的结构、功耗以及关键路径进行分析,利用局部性原理,提出一种根据虚拟地址历史记录进行判断的方法,可以显著减少tlb和Cache对RAM块的访问次数,使得tlb部件功耗平均降低了28.1%,Cache部件功耗平均降低了54.3%,处理器总功耗平均降低了23.2%,而关键路径延时反而减少,处理器性能略有提高.

摘要：存储器访问速度的发展远远跟不上处理器运算速度的发展,日益严峻的访存速度问题严重制约了处理器速度的进一步发展.降低load-to-use延迟是提高处理器访存性能的关键,在其他条件确定的情况下,增加访存通路的带宽是降低load-to-use延迟的最有效途径,但增加带宽意味着增加访存通路的硬件逻辑复杂度,势必会增加访存通路的功耗.文中的工作立足于分析程序固有的访存特性,探索高带宽访存流水线的设计和优化空间,分析程序访存行为的规律性,并根据这些规律性给出高带宽访存流水线的低复杂度、低延迟、低功耗解决方案.文中的工作大大简化了高带宽访存流水线的设计,降低了关键路径的时延和功耗,被用于指导Godsonx处理器的访存设计.在处理器整体面积增加1.7%的情况下,将访存流水线的带宽提高了一倍,处理器的整体性能平均提高了8.6%.

摘要：本文针对Linux操作系统的内存管理机制设计了一款在tlb不命中时自动查询页表,填充tlb的MMU,并为它设计了一条专门的验证、调试平台.经仿真验证后,本文所设计的MMU能很好的和Linux配合,高效的完成虚拟地址和物理地址的转换.

摘要：设计拥有我国自主版权的微处理器在国防及民用有着重大意义。页面管理部件是微处理器保护模式设计的重要组成部分。该文探讨了页面管理部件的结构、定义以及地址的变换过程,给出了保护方式下页面管理的算法及硬件实现策略;最后用EDA工具SYNOPSYSDesignComplier和AlteraFLEX10K250-3器件对页面管理部件PMU的RTL级VHDL描述进行了综合以及FPGA验证,验证了其设计正确性与有效性。

摘要：虚拟存储是现代微处理器系统必不可少的存储模式。在虚存模式下,虚拟地址到物理地址的变换是流水线中最频繁的核心服务,容易处于决定处理器时钟周期的关键路径上。为加快虚存的访问,现代高性能微处理器实现了一种硬件地址映射结构:转换后援缓冲器(简称tlb);在分析tlb传统的地址映射机制的基础上,提出了基于虚区域和Cache块标记的预验证技术,结果表明该技术优化了tlb的设计,避免了tlb访问时延成为访存的瓶颈。

摘要：为提高通用微处理器的执行效率,研究了高性能指令Cache的体系结构和设计方法。设计了高速并行指令Cache的系统架构,将Cache体访问与线形地址到物理地址的地址转换并行操作,成功实现一个时钟周期内完成地址转换和指令读出的设计目标。详细设计了Cache体和tlb的逻辑结构,并对相关设计参数进行了精心规划,并在设计中采用了奇偶校验逻辑增加了芯片的可靠性。此结构应用于JX微处理器流片成功,并工作可靠正确。

摘要：研究支持IA-32保护模式的存储管理单元的设计,并在龙腾C2微处理器中实现了该存储管理单元。分析了段页式存储管理单元的地址变化机制和IA-32保护模式下的存储保护机制,详细讨论了存储管理单元的分段单元和分页单元的设计,以及存储管理单元在流水线中的控制机制,并就存储管理单元的关键路径进行了结构优化。仿真验证和综合的结果表明,该存储管理单元的设计满足龙腾C2微处理器的功能和性能要求。

摘要：基于ARM7TMDI嵌入式处理器内核设计了一种兼容ARM720T存储管理机制的转换后备缓冲器(tlb)组织结构,建立了tlb的Verilog仿真模型,设计了相对应的存储保护模块。该tlb采用64页表项全关联结构,同时支持多种页转换方式和页表项命中控制,并且通过复用设计节省了硬件资源。通过整合tlb、存储保护模块和ARM7TMDI的仿真模型,采用VCS仿真软件进行仿真验证,结果证实了设计的有效性和正确性。