摘要：turbo码基于MAP算法译码的递推计算所引入高的译码延迟限制了turbo码在高速率数据传输中的应用。为了解决这个问题,该文提供了一种降低译码延迟的并行译码方法。并行处理方案的实现必须通过适当的交织以避免两个译码器对外信息读写的数据冲突。该文在分析了任意无冲突交织方式可能性的存在之后,给出了设计任意地适用于并行处理方案的S随机交织器的方法。仿真验证了并行译码方案的误比特性能。

摘要：针对目前turbo码交织时延大影响编译码速率提升的缺陷,采用对m序列进行优选的方法设计了一种快速交织器,并基于CPLD给出硬件实现方案。仿真结果表明,该交织器在不增加编译码复杂度的情况下,一次迭代过程交织模块即能减少20%的时间延迟,在时延和性能之间取得较好的折衷。

摘要：提出了一种用ＦＰＧＡ实现Ｔｕｒｂｏ码编码／译码的方法。利用简单的查找表可实现经过转化后的译码算法中复杂的运算。本设计使用Ａｌｔｅｒａ公司的ＦＰＧＡ器件实现。计算机模拟表明，本设计所实现的Ｔｕｒｂｏ码具有良好的性能和实用价值。

摘要：实现了一款具有通用性的turbo码编译码器,对CCSDS(Consultative Committee for Space Data Systems)规范中的信息数据帧长度进行扩展,不仅支持原有的5种帧长,而且能实现16 384 bit内255 bit的任意整数倍帧长的信息序列的编译码.针对标准外的编码参数,分别对不同译码算法(MAP,SW-MAP,log-MAP算法)的译码性能进行了仿真,并与标准参数的译码器进行比较.将算法程序以C++动态链接库的形式实现,编写Python测试程序,产生待仿真码长的随机信号,编译码后计算误码率,绘制出信噪比和误码率的关系曲线图.通过相应的仿真发现,所设计的编译码器具有所需的通用性;同时对不同算法的性能进行了分析比较;研究各项参数对于译码性能的影响,包括信息序列长度、码率、迭代次数等.

摘要：针对目前交织器存在的时延大的缺陷,设计了一种基于短时延伪随机序列的turbo码快速交织算法,给出了基于FPGA的硬件实现方案,在时延和性能之间取得较好的折衷。仿真结果表明,该交织算法在不增加turbo码编译码复杂度的情况下,一次迭代过程交织模块即能减少20%的时间延迟。

摘要：针对turbo码编译码结构的交织器的设计问题,提出了一种有效降低突发错误的交织器的设计方法,利用了混沌序列的伪随机性,结合Dithered Relative Prime(DRP)的内部交织过程,并将其应用于turbo码中,和传统交织器在相同环境下进行仿真比较.结果表明:在信噪比大于1.5 dB条件下,该交织器有效地降低了turbo码的误比特率,达到改善系统性能的目的.

摘要：研究了慢变频率非选择性瑞利衰落信道下turbo码的性能。采用修正的欧几里德距离量度和信道状态信息进行最大似然译码的turbo译码器，推导出完全交织瑞利衰落信道基于联合限和码字重量分布的性能上限，为瑞利衰落信道下turbo码的设计提供一个有效的分析工具。

摘要：Ｔｕｒｂｏ码是近年来信道编码理论研究的热点课题，而交织器的设计对Ｔｕｒｂｏ码的性能有很大的影响．本文介绍了一种Ｔｕｒｂｏ码交织器性能的分析方法，并对以（７，４）汉明码为分量码，交织长度为１６的（４０，１６）Ｔｕｒｂｏ汉明码作分析，给出理论分析及采用文献［２］的迭代方法的计算机仿真实验的结果，由此证实了这种方法的有效性．仿真结果还表明，文献［１］的评价交织器性能的方法比文献［３］的方法更可靠，说明传统的以相关系数来评价交织器性能的方法有局限性，不一定能应用到Ｔｕｒｂｏ码之中来．

摘要：深入研究了turbo码编译码理论,结合IMT-2000中W-CDMA标准进行编码器IP核设计,实现了两个分量编码器同时归零;对数据采用流水处理,并在内部加入了并串转换,使其方便地应用于编码器验证平台的SOPC系统中;采用QuartusⅡ开发工具在APEX20KE系列FPGA芯片上实现了具有高速性、可变码率的编码器,器件综合后最高频率达120 MHz,可以用于第三代移动通信系统.

摘要：主要分析了3GPP标准中turbo码采用SOVA译码器的译码性能.3GPP标准中给出了1/3turbo码的编码结构和交织器设计方案,但未能给出译码方案.作者对帧长为4000bit的turbo码,采用了SOVA译码器进行建模仿真.比较了SOVA译码器与MAX＿LOG＿MAP译码器译码的性能和实现复杂度.本文作者认为,从综合算法的性能、计算复杂度和时延等方面来考虑,SOVA译码器作为turbo码的译码是一个比较好的选择.