摘要：提出了一种二维DCT算法及其优化的vlsi设计,即将二维DCT分离成2个一维DCT实现,只需一个一维DCT处理单元即可;进而通过对变换的系数矩阵进行化简,采用流水线技术,使用4个乘法器就可使电路达到高速;该电路结构具有模块化、布线简单、芯片面积小等优点,实验结果表明了vlsi设计的有效性。

摘要：本文主要研究RS码译码器的vlsi设计优化方法。分析RS码译码算法的原理 ,将适合计算机仿真计算的算法转换成适合硬件实现的结构 ,并对其进行优化。设计并实现在FPGA上可以工作在 10MHz时钟频率下的单周期硬件译码器。

摘要：为提高微电子及相关专业研究生vlsi设计实践能力,国防科学技术大学开设了《vlsi设计综合实践》课程。介绍了该课程的教学内容、教学方法、教学团队的情况。该课程参考借鉴了国内外同类课程的先进理念,在教学内容和方法上进行了创新性的探索与尝试,取得了良好的教学效果。

摘要：国防科学技术大学《vlsi设计》是微电子学与固体电子学专业研究生的核心专业基础课。对国内外相关课程设置和教学情况进行了综述,介绍了《vlsi设计》课程总体建设情况,从教学内容、教学方法、实验教学和考核方式四个方面对课程的教学改革进行了说明,最后对课程后续建设目标进行了展望。

摘要：在Montgomery模乘算法基础上 ,采用大数乘法器常用的Booth编码技术缩减Montgomery模乘法的中间运算过程 ,将算法迭代次数减为原来的一半 .同时采用省进位加法器作为大数加法的核心 ,使模乘算法中一次迭代的延迟为两个一位全加器的延迟 ,提高了处理器的时钟频率 .在 0 2 5 μm工艺下 ,对于10 2 4位操作数 ,可在 2 0 0MHz时钟频率下工作 ,其加密速率约为 178kbit/s .

摘要：提出了H.264标准中插补运算的硬件设计方法。对亮度1/2像素插补,采用易于硬件实现的4抽头滤波器取代6抽头滤波器;对色度1/8像素的插补,利用移位器和加法器实现了乘法运算。提出一种可重用的基于4×4块的插补流水线结构。

摘要：本文介绍了等比例缩小对电阻、电容的影响，以及产生对vlsi设计过程中线延迟的影响，建立线延迟模型，推导出线延迟的简略方程。

摘要：基于DVD数据纠错的应用,设计实现了全程流水线处理的RS-PC解码,采用分解的无逆BM(Berlekamp-Massey)算法和脉动时序控制实现RS解码器的三级流水线处理,采用行列独立的缓冲器和纠错解码器实现行列纠错的两级流水线处理。该RS-PC解码能达到非常快的处理速度,在行列纠错处理无迭代的情况下,数据率可达到每时钟一个字节。

摘要：由于高级超大规模集成电路（vlsi）技术互连占优势的现象，互连模型简化在过去10年内已经成为电路分析的重要步骤，互连对系统性能起着显著的作用，因此我们不得不考虑在子线路模块之间的耦合效应。耦合的提取呈现许多寄生现象的小碎片。尽管寄生现象的数值是小的，但因碎片的数量是巨大的，这就使得其累积效应不可忽略，如果不加以处理，寄生现象的数量能够吞食内存容量、消耗众多的CPU时间。

摘要：自从Verilog语言由Phil Moorby最初发明之后，该语言和它的使用发展得很快。开始时平均设计的大小是一万个门左右，模拟以验证设计是它的主要用途，但是从那时到现在在设计的尺寸方面已惊人地增长。对于大多数的设计而言，来自RTL的自动逻辑合成已经成为标准的设计流程。这种语言确实已经进化，并且被重新标准化。