摘要：随着集成电路设计技术的不断发展,电路设计中经常出现一些问题。因此,设计验证技术成为了电路设计中不可或缺的部分。如何提高验证完备性,是验证技术的难题之一。本文介绍了Cadence最新发布的适用于模拟设计的ADE verifier的工具使用流程,以及根据海思业务需求定制的使用方法。该工具整合了验证工具ADE Explorer和ADE Assembler的特性,完善了模拟电路设计验证流程,解决了模拟设计验证完备性中的问题。

摘要：Incisive Formal verifier为您的工作平台带来了形式分析的强大性能，能够令生产力大幅提高，并提升设计质量。作为Incisive平台的全套断言式验证解决方案的一个关键组件，Incisive Formal verifier让你能够提前几个月开始验证，降低了重新投片的风险，加快了上市时间。

摘要：日前，MathWorkS宣布推出HDLCoder，它支持从MATLAB代码自动生成HDL代码，允许工程师用MATLAB语言实现FPGA和ASIC设计。同时发布的还有HDLverifier，该产品包含用于测试的FPGA硬件在环功能。这两款产品使得MathWorks可提供利用MATLAB和Simulink进行HDL代码生成和验证的能力。

摘要：ADE verifier是Cadence New ADE家庭成员中的重要一员,它主要用于项目管理和验证。verifier主要功能;(1)可以在I C设计项目中统一管理仿真case与指标对应关系,手动/自动刷新ADE的最新仿真结果并显示其指标通过情况;(2)还可以通过一键完成项目所有仿真并以简明的界面给出仿真结果和spec达成与否等信息。(3)其流程具有高的统筹性,高效性,操作简单等优点。同时该流程能够提高项目设计规范性,仿真完备性,从而提高芯片设计成功率。本文针对海思公司一个实际ADC项目验证了verifier flow,在整个流程中可以直观清晰查看整个项目各指标状态和达成情况;结合Matlab在New ADE的集成功能,调用Mat l ab计算的结果也可以直接在ADE和verifier中显示,基本达到了一键完成所有仿真,大大降低了项目换代,项目管理和项目验证而投入的人力成本。