摘要：伪随机序列在伪码测距、导航、数字数据扰乱器、噪声产生器、通信加密中有着广泛的应用。在这些实际应用中,常常利用现场可编程门阵列(FPGA)来产生伪随机序列,这便于系统设计和测试的实现。针对数字地面电视广播(DVB-T)标准,以线性反馈移位寄存器电路为基础,设计了一种并行伪随机序列产生方法,该方法简单而高效地实现DVB-T系统码流数据的扰码。实验结果表明,MATLAB扰码算法结果与FPGA扰码模块仿真结果和硬件实现结果一致,该设计方法切实可行。

摘要：针对电子系统设计中使用不同语言制约设计效率的问题,研究了SystemC2.0与verilogHDL的语法在基本语法结构、时间模型、等待和事件模型、调度模型等方面的等效性,得出如下结论:对于门级以上级别的描述,所有的verilogHDL的描述总可以在SystemC中找到对应描述;开发EDA设计工具,实现从verilogHDL描述的知识产权自动转换到SystemC描述是可行的.

摘要：为了提高模型机指令执行的并行性,使用verilog HDL并采取top-down设计方法,利用确定的有限状态自动机(DFA)理论,设计并实现了一台具有指令级并行性的流水线模型机的方案.阐述了该流水线模型机的DFA设计算法与verilog HDL的实现方法,并给出了相应的仿真测试.测试结果证明,该模型机能并行处理4条指令,并具有预取指令和旁路功能.

摘要：以东芝公司生产的TCD132D型号线阵CCD为例,介绍了一种基于CPLD和verilog HDL语言的CCD时序驱动电路的设计方法。给出了verilog HDL语言源代码,采用Modelsim SE等软件实现了功能、时序仿真。实验结果表明,设计符合实际工作需要。

摘要：The Plus Width Module (PWM) in microprocessors is commonly used in motor control field. If the ordinary PWM peripherals output PWM waveform, the software must calculate the period and duty cycle number based on the microprocessor’s system clock cycle first, and then write them into the registers. As all known, the microprocessor without hardware calculator consume very long time in multiplication and division. In order to reduce the CPU’s running time, a calculation hardware unit was designed to calculate the waveform parameters. The software only need to write the period (Hz units) to the period register and the duty cycle (% units)to its register. This hardware unit was designed with verilog HDL and running in the Nios Ⅱ system successfully.

摘要：描述了一个verilog到VHDL翻译器verilog2VHDL的设计与实现。首先将verilog模块转换为中间格式,然后按照预定义的翻译规则,生成功能等价的VHDL设计实体。该翻译器目前只支持verilog的一个子集。通过verilog2VHDL,使得在verilog-VHDL混合设计环境中重用verilog设计成为可能。

摘要：介绍了一种将verilog硬件描述转化到等价C/C++代码的自动翻译器的实现过程,并给出了简化verilog行为模型的方法、非阻塞赋值串行化的优化算法和一些访存优化原则。该方法设计的翻译器的生成代码可直接由C/C++编译器汇编成可执行程序后进行仿真。采用龙芯RTL作为系统输入的测试表明,该方法的仿真速度可比一般仿真软件有成倍的增加,并能在系统评估和分析上发挥显著的成效。

摘要：根据自顶向下设计方法和使用verilogHDL设计层次化的特点,提出依据设计层次、以模块为单位的verilogHDL增量编译方法。利用在语法分析和语义检查时构建的设计层次信息和符号表,根据被修改模块在设计层次中的位置,自动对全部相关模块进行增量编译,同时更新编译结果和重构层次引用关系。在设计verilogHDL编译器的同时予以实现。通过测试证明对于多模块设计中个别模块的修改,使用增量编译可以显著缩短重新编译的时间开销。

摘要：论文详细介绍了基于verilog硬件描述语言的inout(双向)端口设计方法,提出了一种与实际情况吻合的仿真方法,并通过CMOS图像传感器控制电路设计中一个可综合的设计实例,指出了设计和仿真中应注意的问题。

摘要：研究了不同的状态机编码(二进制、格雷码、独热码)和不同的状态机描述方式(one always,two always,three always)的优点和缺点,并分析了他们对有限状态机性能的影响.分别使用XilinxISE和Design Compiler对一个实例进行了综合,分析了其面积、速度和功耗的信息.结果表明,one always的写法需要被摒弃;two always的编码风格适合Moore型状态机;而three always的编码风格适合Mealy型状态机.同时也给出了适合不同设计的最优状态编码.