摘要：介绍了Viterbi译码的原理,并用verilog硬件描述语言设计实现了Viterbi译码.实验表明,用这种硬件实现的Viterbi译码器译码速率高达40M,远比用软件实现Viterbi译码快.

摘要：介绍了一种快速准确的片上系统验证方法。这种方法改善了针对当今高性能的系统设计的验证过程,从而减少了开发整个系统所需要的成本。

摘要：通过对大型户外全彩LED显示屏的研究,基于FPGA设计了一种LED显示屏的控制系统。该系统主要工作基于Altera公司提供的DE1开发板上进行设计,在Quartus II的软件开发环境下,采用层次化设计,用verilog HDL语言建立分频时钟模块、数据采集和重组模块、扫描驱动模块,最后连接成一个整体的系统模块,进行仿真和调试,完成FPGA控制系统的设计。通过SPI通信协议发送数据,完成了64×64的LED屏的图形显示,从而验证了LED大屏幕的设计方法。本方案实现的显示控制系统方法,满足目前LED大屏幕区域显示和高速处理图像数据的要求,具有稳定性高、设计灵活等特点。

摘要：该文介绍了以FPGA芯片中RAM结构为核心,使用verilogHDL设计CAM的方案。该CAM的数据深度和宽度易于扩展,匹配查找速度快。

摘要：通过介绍C++语言配合verilogHDL来进行数字逻辑设计的模式,提出了一种由C++到verilog来实现逻辑设计的崭新方法此方法从系统设计(虚拟机)入手,用C++来搭建所需要的系统模型,再由verilog与C++的一致性转化,将软件设计精确地转化到硬件级上,使得逻辑设计向上可进行软硬件的联合仿真,向下能够实现物理级延伸通过该方法可有效地避免SOC设计中从系统到物理实现在转化过程中产生的逻辑不一致在简叙C++的语言特性后,将verilog与C++进行了对比分析,给出了两种语言之间进行转化设计的实现方式结合数字信号处理器的设计,对此方法进行了设计应用,最终通过比对C++与verilog两者的仿真数据文件。

摘要：该实验设计集中了计算机组成原理、接口技术等在内的多种硬件知识,对学生理解和掌握计算机硬件基础知识并建立计算机整机概念非常有帮助。介绍了MIPS处理器、可编程并行接口芯片8255和定时器/计数器接口芯片8253的工作原理,介绍了实验设计的基本思路,介绍了使用verilog硬件描述语言设计该实验的详细过程,同时给出了该实验在QuartusⅡ7.2软件环境下的仿真波形,并在Altera公司的FPGA芯片EP2C35F672C6和DE2教学开发板上进行了下载验证。实践证明:该设计能够稳定、可靠的工作。

摘要：UML 建模因其可显著提高开发效率和代码质量已经成为软件开发领域的一大热点,而硬件设计的日益复杂性也要求我们在更高层次抽象上分析和验证系统行为,故更精细的系统级建模方法变得日趋重要。本文构建了UML 元模型与可综合 verilog 间的同态映射,定义了一个从 UML 模型子集导出可综合 verilog 描述的算法,为 UML模型对于建模硬件系统提供了形式化的语义,从而使运用 UML 进行硬件系统级建模和系统级上验证系统性能和功能正确性成为可能。

摘要：采用自顶向下方法,设计实现16位精简指令集计算机架构的嵌入式微处理器核HEUSoC-1,利用现场可编程门阵列片内的大量存储资源实现双端口存储器及零等待的指令和数据访问,从而保证指令的单周期执行。通过verilog硬件描述语言实现微处理器核的RTL级描述,编写计算斐波那契数列的测试程序验证了HEUSoC-1的正确性。在Xilinx Spartan-2芯片上的统计结果表明,HEUSoC-1的资源占用率较低,处理器最高频率约为22 MHz,适合于对功耗和性价比要求严格的嵌入式应用领域。

摘要：结合复杂水声场信道模拟的具体需求,通过采用AD5543结合复杂可编辑逻辑器件(CPLD)进行硬件电路设计,以verilog HDL语言完成内部时序控制程序,成功设计出一种高精度、高动态范围、低成本、低功耗的精密信号调理电路,并对相应功能模块进行了分析和原理说明。通过相关实验证明,当输入±5 Vpp的正弦波时,在误差不超过1 dB的条件下,动态范围可达较为理想的效果,因而该电路具有良好的通用性和可靠性,同时具有模块化、集成化等特点,技术指标优良。

摘要：随着网络技术的发展,在硬件上增加模式匹配的功能模块,来提高网络数据处理速度的需求越来越普遍。对目前现有的模式匹配算法进行了研究,并结合数字逻辑电路的特点,在现场可编程门阵列(FPGA)芯片上实现了字符串的模式匹配功能。最后,借助电子设计自动化(EDA)工具对设计进行了验证和性能分析,结果表明符合设计需求。