摘要：文章讨论了一种增强verilog硬件描述语言建模能力的编译预处理器的设计问题。verilogHDL是专用集成电路设计中应用广泛的一种硬件描述语言,它尚存在一些缺陷。编译预处理器的功能是增强数字系统设计中对模块输入输出端口阵列等参数化设计的能力。在分析IEEEverilog1364—2001建模特性的基础上,基于LEX和YACC设计出专门的编译预处理器,显著降低了程序规模,可以方便地嵌入其他仿真或综合工具中,增强了verilogHDL参数化的建模特性。

摘要：本文研究了用verilog实现有限状态机的各种不同的编码方式和描述风格,并从综合、毛刺、面积、速度这几方面研究了不同实现方式的利弊。最后,以SoC芯片中DMAArbitor有限状态机为例,我们用DesignComplier(DC)对七种设计进行了综合,并分析了综合后的面积和时延信息。

摘要：为了高效地利用verilog HDL语言中always行为建模语句设计集成电路,采用比较和举例论证的方法,总结出always语句中事件控制敏感信号对设计仿真的影响。always语句中敏感信号分为时钟边沿信号和电平信号,对于敏感信号为时钟边沿信号,仿真结果直观简单;但是对于敏感信号为电平信号,敏感信号必须是所有的输入和判断语句的信号,否则仿真结果不确定。

摘要：使用verilog进行数字系统设计时会出现对电路结构描述不够简洁、精确的问题.对IEEE的新标准Sys- temverilog硬件描述语言进行了研究,通过比较两种语言的关键语法结构,分析了上述问题产生的原因和采用Sys- temverilog语言的解决方法.最后,以HDB3编码电路设计为例,给出采用Systemverilog语言进行设计、仿真和综合的结果.

摘要：介绍了一种采用硬件控制的自动数据采集系统的设计方法,包括数字系统自顶向下的设计思路、verilogHDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明:该采集系统具有很高的实用价值,极大地提高了系统的信号处理能力。

摘要：异步FIFO是一种不同时钟域之间传递数据的常用方法。本文提出一种新颖的异步FIFO设计方案。此方案避免了使用大量的同步寄存器,减小了芯片面积并且提高了工作频率。DC综合的结果表明,用此方法设计的FIFO性能有了显著提高。

摘要：随着SOC的规模不断扩大,集成的IP模块不断增多,复杂程度不断加大,使得片上各个模块之间的通信问题越来越突出,为了解决这一问题,本文针对SOC片上系统的SPI接口设计,目标是实现适用于SOC设计并且符合SPI通行协议的IP核,让SOC通过此SPI核可以与外围设备通信,中间以片上总线Wishbone为接口,应用verilogHDL编程时,在遵循SPI协议、实现基本SPI通信的基础上,将RTL级逻辑门数尽可能的减少。保留规定的四个外部信号,将SPI主机与从机分开,仅设计SPI_MASTER Core,利用控制寄存器进行状态控制,省去时钟极性与相位配置,直接与Wishbone总线连接。其次围绕着SPIIP核的设计与实现来讨论和研究SOC设计中IP设计的方法,最后在linux环境下的EDA平台上,用Ncverilog进行仿真,最终得到了较满意的仿真结果,所有仿真模式全部通过。

摘要：设计片上系统时往往需要各种数据接口,为了解决片上系统间的数据传输的实际需求,设计了一种更为简捷的IIC总线接口,并利用verilog HDL语言进行了IIC总线IP核的设计,使得所设计的IIC总线接口具有良好的移植性,实现了不同速率模式下的数据传输,可以方便地应用到片上系统、各类集成电路数据接口等设计中。

摘要：针对系统芯片SoC(System-on-Ch ip)设计中IP复用问题,提出了一种基于状态机FSM(F in iteState M ach ine)自动生成的SoC硬件接口综合设计方法,给出了基于verilog语言的接口程序设计,通过实例仿真验证了该方法的可行性。该方法可以自动化生成接口程序,对于缩短SoC芯片设计时间,提高IP复用程度等方面提供了一种新的方法。

摘要：随着集成电路芯片设计难度的提高,对芯片设计的验证也变得越来越复杂.能够高效全面的验证,同时缩短整个开发周期,降低设计成本是验证工作者面对的重要问题.对此基于verilog HDL设计了CAN总线节点的RTL验证模型,并依据建立验证模型的需求,增加了错误注入功能及用户接口,从而简化测试平台开发的复杂度,最终完成对被测目标中CAN模块的协议完整性的测试.通过对典型操作实例的分析,验证了该方法的有效性.