摘要：基于单电子晶体管的主方程算法,在简化Lientschnig的单电子晶体管模型基础上,建立了基于verilog-a的单电子晶体管行为描述模型,并利用Cadence Spectre仿真器对该模型进行了验证.通过单电子晶体管逻辑电路的设计和仿真,表明该模型具有合理的精确度,且速度快,为单电子晶体管电路及混合电路的仿真提供了一种有效的方法.

摘要：介绍了容栅传感器结构及其工作原理,并针对容栅传感器应用系统设计验证中所遇到的困难,采用模拟硬件描述语言verilog-a对其行为进行高层次建模,通过理论推导传感器信号与物理位移的关系和CadenceSpectre仿真器的验证,该模型正确又易于系统验证。

摘要：分析了模拟硬件描述语言verilog-a的特点,介绍了基于verilog-a语言的行为级模拟电路设计过程。以锁相环(PLL)的子模块压控振荡器(VCO)的设计为例,建立了基于verilog-a的行为模型进行系统设计的新方法。根据VCO的数学模型,建立了中心频率为120MHz的VCO行为模型,并利用CadenceSpectre仿真器对该模型进行了验证及PLL系统仿真。

摘要：在全数字锁相环中数控振荡器和由∑Δ调制器所构成的系统是一个规模很大的电路,采用传统的电路级描述难以在现有的EDA工具中仿真。为此提出了一种基于verilog-a语言的行为级建模方法来对系统进行仿真。详细介绍了数控振荡器系统中各模块的建模方法,并给出了各模块建模的关键代码。仿真结果表明对数控振荡器的行为模型不仅能提高仿真效率还能很好模拟实际系统。该行为模型具有较好的实用性,所得结果可用于指导具体电路的设计。

摘要：流水线ADC使用数字校正算法来提高精度。与传统的数字校正算法不同,基于统计的数字校正算法是在产生双余量曲线的基础上完成的,所以,双余量曲线的产生至关重要。verilog-a为模拟电路提供了一种自顶向下的设计方法,在短时间内验证设计者的思想,提高工作效率。利用verilog-a,对双余量曲线产生模块建模,采用Cadence的Spectre仿真器,对建立的行为模型进行仿真验证。

摘要：根据模拟集成电路系统级和行为级快速验证的需求,针对一种穿戴式超宽带射频接收前端的500 Mbps的时钟数据恢复电路(CDR)进行设计.传统CDR的verilog-a模型一般是基于理想环路进行环路参数的分析,误差较大.利用verilog-a与Matlab进行行为级建模时将电荷泵充放电电流的大小和时间不匹配等非理想因素考虑进来,并进行相位噪声的拟合.行为级和电路级的对比仿真验证了行为级模型的快速性和准确性,并对CDR电路级的设计具有前瞻性的指导意义.

摘要：verilog-a/AMS是用于描述电路行为的硬件描述语言。verilog-a用于描述模拟电路的工作行为。verilog-aMS则用于描述混合信号电路。verilog-a/AMS可以直接使用简单的数学公式对电路或器件进行描述,因此可以获得仿真速度和精度的良好平衡。下文将探讨一下在RF设计中使用硬件描述语言verilog-a/AMS的优缺点以及一些实际问题。

摘要：电流舵结构是高速高精度DAC的设计首选,但性能受到电流源晶体管失配制约,采用verilog-a对电流舵DAC进行建模分析,可以优化设计参数,提高设计能力。论文对电流源失配进行理论分析,采用verilog-a对电流舵DAC建模,在考虑电流源误差的情况下对其性能进行研究。在时钟频率为200MHz,信号频率为0.9987MHz,理想DAC的SFDR为114d B;在0.1%电流源随机失配情况下,DAC的SFDR为87d B,最终依据仿真参数对电流源晶体管尺寸进行合理设计,14位200MHz电流舵DAC的版图后仿真结果为93d B。

摘要：介绍verilog-a设计语言的特点,基于Sigma Delta系统介绍分级设计思想。分析开关电容型Sigma Delta调制器的非理想特性,主要包括时钟抖动、开关热噪声、运放增益、摆率等。在建立各自噪声模型的基础上,基于verilog-a对二阶Sigma Delta系统行为级完整建模,通过仿真结果的比对,验证verilog-a建模,总结其可准确预测指标并在一定程度上有效地削减仿真时间的优点。

摘要：两点调制是近年来锁相环芯片研究的热点问题,是一种解决调制带宽限制、实现全通传输的有效新方法。为了让学生深入理解锁相环两点调制的工作机理,本实验首先对锁相环进行verilog-a行为级建模,以帮助学生快速了解锁相环的动态锁定过程。在此基础上,通过进一步利用两点调制的方式实现二进制频移键控,让学生理解增益匹配的重要性和两点调制锁相环的系统设计方法。整个实验设计由浅入深地涵盖了两点调制锁相环的系统设计及电路实现,有效地帮助学生对集成电路芯片设计前沿知识的理解和掌握。