摘要：擅长办公空间设计的保加利亚设计公司cache atelier又有新作推出。他们为Matrix Global设计的办公室一如他们之前的设计风格,空间灵活,易于重新布局,鲜艳的色彩和卡通的图案又给严肃的办公环境带来一丝幽默的戏谑。设计的重点是重新规划现有办公室的公共部分。设计师的想法是用明亮的颜色和欢快的节奏使公共区域更加活泼,并尽可能利用走廊和相邻空间的组合,使公共空间更大。

摘要：对所设计的cache控制器的地址映像、cache Memory的访问流程以及cache的替换算法和写策略进行了介绍,并分析了IU与cache控制器的一致性及猝发访问的产生等设计中的关键问题。该设计已嵌入到Lilac 系统的设计中,通过了FPGA原型验证并用TSMC 0.25μm CMOS工艺流片。

摘要：随着工艺尺寸的缩小,漏流功耗逐渐成为制约微处理器设计的主要因素之一.Sleep cache与Drowsy cache是两种降低cache漏流功耗的重要技术.基于统计信息的cache漏流功耗估算方法(SB-CLPE)用于对Sleep cache或Drowsy cache进行cache漏流功耗估算,根据该方法设计的cache体系结构能够在程序执行过程中实时估算cache漏流功耗.通过对所有cache块的访问间隔时间进行统计,SB-CLPE可以估算出使用不同衰退间隔时cache的漏流功耗,从而得到使cache漏流功耗最低的最佳衰退间隔.实验表明,SB-CLPE对Sleep cache的漏流功耗的估算结果与HotLeakage漏流功耗模拟器通过模拟获得的结果相比,平均偏差仅为3.16%,得到的最佳衰退间隔也可以较好吻合.使用SB-CLPE的cache体系结构可以用于在程序执行过程中对最佳衰退间隔进行实时估算,通过动态调整衰退间隔以达到最优的功耗降低效果.

摘要：为了减少以地址偏移为主要寻址方式的精简指令处理器中数据cache的功耗,提出了充分利用读写指令相对于基地址的关联性,减少对cache的数据存储器和标志存储器的访问次数.通过建立两个数据结构来保存组选择信息:一个与通用寄存器一一对应的有效位表用来保证基地址仍然维持在原cache行;一个组选择信息表用来记录最近的cache访问的组选择信息,减少比较代价.该方法适用于多个组的组关联cache和可锁定的cache设计,已被应用于200 MHz的精简指令集(RISC)处理器中.该处理器采用TSMC0.18μm工艺,对一些基准程序进行了测试,结果显示该方法可以节省大约30%的数据cache功耗,还具有硬件代价小的优点.

摘要：本文主要分析了cache设计的装载选择、地址表征、映射方式、置换策略以及一致性方法等问题,并根据这些分析,对一种嵌入式32位RISC微处理机的cache设计作出了决策。

摘要：cache技术是改善计算机系统性能的最重要和最有效的手段之一.cache设计的一个关键性问题是如何保持cache数据与其所代表的内存数据之间的一致性.本文研究了几种不一致现象的原因,并对如何保持数据一致性作了讨论.最后,介绍了在华胜 4000系列 RISC工作站的 cache设计中是如何解决这一问题的.

摘要：通过引入二级trace cache做为一级trace cache补充,捕获那些由于一级trace cache容量冲突而被换出的trace,能够部分缓解trace cache容量失效问题.在进一步提高处理器的性能的同时,也大大降低了为构造trace而对指令cache带宽的要求,空闲的指令cache带宽可以进一步被trace的预构及其他一些技术所利用.实验表明,在64KB一级Trace cache的基础上,引入一个容量为1MB的二级Trace cache后,对于go和gcc这类工作集较大的程序,处理器的性能提高了13%,指令cache带宽要求下降27%.

摘要：软错误由高能粒子撞击所产生,对处理器的可靠性产生很大的损害.随着处理器设计目标转向低功耗、高性能和低供电电压,软错误的发生日益频繁,处理器的可靠性研究也随之受到越来越多的关注.针对传统的基于注错仿真的可靠性评估方法效率低的缺陷,提出了一套系统的cache可靠性评估方法,以可靠性指标之一---体系结构易受损因子(architectural vulnerability factor,AVF))---为研究对象,一方面,基于指令行为分析应用程序运行过程中对最终结果不产生影响的指令,从而确定对cache的AVF产生作用的指令;另一方面,根据cache的存储类型、所采取的写策略,结合cache中数据/指令阵列和地址标识阵列的特点,对cache上的各种相邻操作组合对AVF的影响进行了研究,从而完成AVF评估所需的信息分析.实验部分对PISA体系结构指令cache中的指令阵列进行了AVF评估,说明了该方法的有效性.

摘要：数据网格是一个典型的分布式系统,访问其中的广域分布的海量数据需要很大的时间开销。介绍GridDaen数据网格系统实现高速数据统一访问的cache技术。GridDaen采用二级cache机制,使用两个数据缓冲表来快速定位缓冲数据和控制缓冲数据访问,给出了各级cache的数据替换算法,并提供了灵活的配置方法,可以将cache与客户机、服务器独立分布,实现了cache的可扩展性。

摘要：随着工艺尺寸缩小及处理器频率提高,功耗问题已成为当代微处理器设计面临的主要挑战.传统的指令cache(I-cache)功耗控制策略一般只单独降低指令cache的动态或者静态功耗.提出的两种改进的功耗控制策略,基于昏睡指令cache体系结构,能够更有效地同时降低指令cache的动态和静态功耗.一种称作"使用双预测端口路预测器的多路路预测策略",另一种称作"基于分阶段访问cache的按需唤醒预测策略",分别用于处理器前端流水线级数保持不变和可以增加额外前端流水线级数两种情形.实验结果表明:与传统的策略相比,提出的两种策略具有更优的能量效率,可以在不显著影响处理器性能的前提下,更有效地降低指令cache和处理器的功耗.