摘要：针对记录缓冲低功耗cache过滤大部分无效访问、降低功耗的同时无法降低静态功耗的问题,在记录缓冲基础上提出一种改进方案.设计了针对指令存储单元的状态控制电路,在相应的控制逻辑的驱动下自动将不常用的指令存储单元设置为休眠状态,从而有效节省cache的静态功耗.为验证方案的有效性,采用10个SPEC2000标准测试程序进行仿真,并与传统缓冲cache在功耗、性能及面积上进行比较.结果表明该方案在牺牲少量性能和面积的基础上可有效节省指令cache的静态和动态功耗.

摘要：本文介绍了基于P6总线的多处理器系统的总线事务和存储区的cache属性,讨论了P6总线的硬件监听机制,Pentium Ⅲ处理器所采用的MESI状态转换,最后研究了多处理器和P6总线如何相互配合以保证整个系统的cache一致性。

摘要：为了在3维图形渲染硬件系统中节省带宽和提高消隐效率,基于cache和层次Z缓存算法(hierarchical Zbuffer,HZB),设计了一个深度消隐硬件模块。该硬件模块主要面向带宽有限的片上3维图形渲染系统,其在节省带宽的同时,还可加快消隐速度和提高消隐效率。该模块通过设计优化Zcache结构来获得较高命中率,并采用了1级层次Z缓存算法,以提高消隐效果,同时加入了快速Z清除(FastZClear)结构,以节省带宽。该设计已通过RTL级建模和仿真验证。实验结果表明,该新的硬件可节省大概30%的带宽,消隐速度和效率最多可提高20%。

摘要：cache是处理器重要的存储模块,对处理器性能提升有着至关重要的作用.空间环境中,保护cache免受软错误影响已成为设计新一代高可靠微处理器日益严峻的挑战.设计一种针对cache Tag单错及邻位双错的低开销容错方法.可以保证cache访问、cache行填充和cache行回写不受单位错误和邻位双错的影响,与传统SEC-FastTag容错方法相比,Tag单位及邻位双错容错能力得到提高.通过扩展FastTag结构优化设计,降低SEC-DAEC编解码逻辑带来的面积、功耗以及性能方面的开销.以四路组相连写回cache为目标系统,与传统SEC-DAEC容错方法相比,本文提出的方法面积开销降低8.47%,功耗开销降低37.7%,关键路径时延减小0.13 ns.

摘要：本文对现代微处理器Ｃａｃｈｅ设计的关键要素，包括Ｃａｃｈｅ的相联度、寻址方式、透明性实现、失配处理方式、结构与层次等，进行了详细的讨论；对每一要索的各种可能选择进行了分析与比较，并讨论了这些要素在各类最新微处理器Ｃａｃｈｅ设计中的实现。

摘要：设计了一种低功耗指令cache:通过在CPU与一级指令cache之间加入Line Buffer,来减少CPU对指令cache的访问次数,从而降低指令cache的功耗。此外在Line Buffer控制器中添加了重装控制单元,当指令cache发生缺失时,能将片外存储单元中的指令直接送给CPU,从而最大限度地减少由于cache缺失所引起CPU取指的延迟。经验证,该设计在降低功耗的同时,还提升了指令cache的性能。

摘要：cache设计中存在大量的全局互联连线,而三维集成电路技术可以有效地解决深亚微米芯片设计中互联延迟问题。目前已经提出了多种三维cache结构。在已有的工作基础上,提出了一种新的三维cache结构——Subcacheline,以及相关功耗延迟模拟工具——3DSCacti。3DSCacti通过遍历分割的子阵列设计空间,根据成本函数进行cache设计优化。将已有的三维cache模拟器同3DSCacti优化结果进行对比,实验结果表明,该模拟器可以有效地扩展三维cache的设计空间。最后,分析了不同工艺条件下模拟器的优化结果。

摘要：介绍了数据挖掘算法的两种传统数据访问方式及其缺点,提出了新的数据访问方式——基于cache的数据挖掘算法的数据访问方法,该方法提供了三种模式缓存数据:单列模式、多列模式、混合模式,以适用多种数据挖掘算法的需要。设计实现了这种数据挖掘专用数据访问组件,该组件兼顾了传统访问方式的优点,实验证明在占用有限系统资源的情况下,保证了高效的数据访问效率并支持对海量数据的访问。

摘要：论文重点讨论CISC系统中混合cache的cache容量、块大小、相联度和替换策略等对cache系统性能的影响,得到了一种混合cache的优化方法。基于此方法,设计了“龙腾C1”CISC处理器中cache单元,综合和流片结果表明该设计符合要求。

摘要：针对分布式RAID的特殊架构,设计了基于总线侦听方法的cache模块。该模块采用主存分块映射策略来解决总线侦听方法,由于共享网络总线对带宽要求太高,使用较少带宽、较少的数据操作,提高了分布式RAID的系统性能。对cache模块设计进行了性能分析,对多处理机系统cache一致性问题的解决方案进行了分析比较。