摘要：为进一步缩小外存与CPU间的速度差异,满足日益增高的I/O请求率,在磁盘阵列设计中引入cache,实现一种适用于RAID控制器的cache管理策略。此方法重点研究了cache的组织与管理,利用优化的最近最少使用算法(LRU)提高cache命中率,通过树形结构的转换减少磁盘I/O次数,以提高系统的整体性能.从该策略在RAID控制器原型的实验结果分析,证明该策略对减少写磁盘I/O确有显著效果.

摘要：本文介绍并分析了ＨＰＰＡ７１００微处理器的不在片的可伸缩性ｃａｃｈｅ组织结构的特点与用于改进ｃａｃｈｅ性能的有关设计技术。

摘要：制造工艺的快速进步给集成电路设计提供了广阔的空间,而发展较慢的设计能力导致难以对片上资源高效利用。目前,高性能处理器片上cache普遍占到芯片总面积的一半以上,而如何高效、智能地利用片上cache空间,构建高性能存储系统是处理器微体系结构研究的重要内容。分析了cache数据污染和猜测执行对处理器性能的影响,并在此基础上提出一种基于数据Tag有效位分裂的无污染cache访问控制技术—Pease,将原先D-cacheTag中的一位数据有效位扩展为读数据有效位（RVB）和写数据有效位（WVB）两位,根据RVB和WVB值的不同组合对数据读写访问进行控制。不但充分保留了猜测执行的数据预取性,使污染数据透明化,写入数据时无需对污染数据进行替换操作,消除了污染数据对cache效率的影响。Pease技术相对于baseline结构来说,IPC的提升幅度为1.05%~8.40%,平均提升4.04%;L1 D-cache缺失率降低幅度为19.05%~48.16%,平均降低29.66%。

摘要：本文提出了一种基于统计信息的cache漏流功耗估算模型。该模型通过对cache访问间隔时间的统计,估算出不同衰退间隔条件下cache的漏流功耗。根据该模型所设计的cache漏流功耗模拟器与Hotleakage漏流功耗模拟器相比,对于cache漏流功耗估算的结果平均偏差小于3.46%。该模型可以用于Sleep cache与Drowsy cache中,估算不同衰退间隔下cache漏流功耗比率,选取最优衰退间隔,最大程度地降低cache漏流功耗。

摘要：在多核环境下,对共享L2 cache的优化显得尤为重要,因为当被访问的数据块不在L2 cache中时(发生L2缺失),CPU需要花费几百个周期访问主存的代价是相当大的.在设计cache时,替换算法是考虑的一个重要因素,替换算法的好坏直接影响cache的性能和计算机的整体性能.虽然LRU替换算法已经被广泛应用在片上cache中,但是也存在着一些不足:当cache容量小于程序工作集时,容易产生冲突缺失;且LRU替换算法不考虑数据块被访问的频率.文中把冒泡替换算法应用到多核共享cache中,同时考虑数据块被访问的频率和最近访问的信息.通过分析实验数据,与LRU替换算法相比,采用冒泡替换算法可以使MPKI(Misses per Kilo instructions)和L2 cache命中率均有所改善.

摘要：设计了一个cache数据一致性演示系统,能演示cache在采用不同的映象规则与不同写策略时的动态读写过程。

摘要：cache即高速缓冲存储器,位于CPU与主存之间,是现代计算机不可缺少的组成部分,其性能的高低可直接影响计算机整体的工作效率。本文用软件模拟硬件的方法,依据cache的基本工作原理,分析了cache在不同工作策略下的命中率问题。

摘要：在SoC系统中,片上缓存(C ache)的采用是解决片上处理器和片外存储器之间速度差异的重要方法,C ache中用来存储标记位并判断C ache是否命中的T ag电路的设计将会影响到整个C ache的性能。本文阐述了T ag电路原理,采用w rite和com pare两根控制信号线,控制T ag电路在预充电,比较和加载三种状态之间进行转换。仿真结果表明T ag电路可以实现其功能,使系统性能得到提高。

摘要：设计一款基于cache的定时器侧重于Web定时,设计的核心思想来源于网络上存在的众多开源小项目,工作原理是将Web任务保存在cache中,到达时间点从cache中取出任务立刻执行。该定时器可应用于中小型Web项目中,简单实用。

摘要：本文简要分析了影响CPU和PC性能发挥的若干因素 ,介绍了减少CPU与内存之间的速度差异的几种办法 ,指出cache法是PC系统不增加大成本的前提下 ,使其性能提升的一个非常有效的技术。继而详细阐述了cache法的设计方法 ,并结合图解对这种方法的实现进行了介绍。