摘要：在金融危机波及全球的当下,整个半导体产业正面临着前所未有的考验。当前低迷的市场环境。

摘要：本文介绍了笔者使用 cadence 设计的0.35um CMOS 高速8位流水线电流导引数模转换器。电路采用了高速解码电路、双路并行处理、流水线等技术,使系统处理速度从传统的500M 采样/秒达到1.5G 采样/秒,输出差分电压在2个50欧姆的电阻上达到3.1V,电压精度达到1.55*2^(-8)V。在国外同类设计中处于领先水平。

摘要：设计一种新型自举开关(Boost Bootstrap)电路结构,应用于SAR ADC的采样保持电路中,从而实现over-rail inputrange。此结构改进了之前同种电路输入电压不能高于2*VDD的不足。采用SMIC 55nm低压工艺,电源电压0.6V,在cadence Spectre环境下进行电路仿真。结果表明:该电路在采样期间基本保持输出电压比输入信号大1.15V,满足SAR ADC中采样保持电路的应用需求。

摘要：本文为《中国集成电路》特约专稿:内容包括对2006年半导体和EDA产业发展的回顾/2007年半导体与EDA产业发展的展望/cadence扮演的角色和发展的回顾与展望。

摘要：随着通信技术对射频收发机性能要求的不断提高,高性能压控振荡器已成为模拟集成电路设计、生产和实现的关键环节。针对压控振荡器设计过程中存在相位噪声这一核心问题,文中采用STMC 0.18μm CMOS工艺,提出了一种1.115 G的电感电容压控振荡器电路设计方案,利用cadence中的Spectre RF对电路进行仿真。研究结果表明:在4～6 V的电压调节范围内,压控振荡器的输出频率范围为1.114 69～1.115 38 GHz,振荡频率为1.115 GHz时,在偏离中心频率10kHz处,100 kHz处以及1 MHz处的相位噪声分别为-90.9 dBc/Hz,-118.6 dBc/Hz,-141.3dBc/Hz,以较窄的频率调节范围换取较好的相位噪声抑制,从而提高了压控振荡器的噪声性能。

摘要：系统级芯片(SoC)发展到深次微米以下后遇到极大的技术发展瓶颈,随后系统级封装(SIP)的出现被学术界和工业界广泛接受,它将封装的内涵由简单的器件保护盒功能扩展到实现系统或子系统功能,成为半导体技术发展的重要方向。文章详细介绍了系统级封装技术及cadence SIP软件,并通过婴儿恒温箱的设计实例说明系统级封装相对于传统设计的优势。

摘要：串行器/解串器接口是一种高速率的串行数字接口。高度定制化的串行器/解串器接口的通道数据速率可达到28吉比特每秒或更高。在本文中,研究了用于高速网络数据传输应用的28吉比特每秒串行器/解串器接口倒装芯片封装设计对信号传输质量的影响。使用cadence的3D-EM电磁场仿真工具来实现多层倒装芯片封装基板的信号完整性分析与设计优化,以获得最佳的插入和回波损耗。另外,本文还研究了在芯片封装级别影响串行器/解串器接口信号传输性能的因素以及控制信号传输质量的方法。

摘要：快速有效的频率合成器的相位噪声性能仿真可以对频率合成器的设计实现提供有效的帮助。对此我们提出了一种仿真频率合成器整体相位噪声性能的新方法。首先对在cadence下仿真得到的频率合成器中各模块相位噪声曲线进行拟合,然后在ADS下对应建立各模块的噪声模型,通过在ADS下仿真快速得到频率合成器整体的相位噪声性能。通过仿真验证了这种方法准确、快速。

摘要：恩智浦半导体成立新测试中心推广部署RFID；cadence QRC Extraction工具首发满足台积电45nm制程技术；飞兆半导体在北京国际科技产业博览会上展示应对中国能效挑战的解决方案；Microchip设立在线照明应用设计中心；Tensiliea可配置处理器喜获WiMAX基带芯片项目订单；Supermicro推出搭载LSI高阶RAID-On-Chip技术之UIOSAS解决方案；Silicon Image成功售出400万枚HDMI PHY知识产权业务进一步扩展；BCD台湾新竹研发中心于今年6月6日成立；