摘要：为了解决单环结构高阶Sigma delta调制器的信噪比与输入动态范围的矛盾,利用巴特沃斯滤波器和切比雪夫II型滤波器设计了一个单环四阶Sigma delta调制的噪声传递函数,使得系统获得较高信噪比的同时还具有良好的输入动态范围.仿真结果表明,系统峰值信噪比达到了131.9dB,同时将噪声传递函数参数映射成FeedForward Feedback结构的模型参数,并对其进行了归一化输入幅值为-3dB的simulink仿真,此时系统仍能获得128.7dB的信噪比,说明系统具有良好的输入动态范围.该设计方法也可以扩展到更高阶、多位量化器和其他过采样率的Sigma delta调制器设计中.

摘要：提出一种宏模型和Verilog-A模型相结合的方法对两阶、1位量化的Sigma delta调制器进行建模.对调制器中的关键模块采用宏模型建模,对功能性模块采用Verilog-A描述.在Cadence环境下,基于华虹NEC0.25μm CMOS工艺对模块进行设计和仿真,并与实际电路模块仿真结果和仿真时间进行对比,给出两种情况下调制器总体电路的SNR仿真结果.结果显示:这种建模方法既达到了较高的精度,又取得了较快的仿真速度.

摘要：针对Sigma-delta ADC在实现高精度的同时如何降低系统功耗这一问题,通过进行建模分析,得出满足精度需求的最低性能指标。并对二阶Sigma-delta调制器的非理想因素进行数学建模分析,在满足ADC精度的同时对ADC组成模块的最低性能指标进行分配,利用SDtoolbox进行仿真验证。基于CSMC 0.5μm CMOS工艺,在5 V电源电压下,对调制器进行了电路级设计。结果显示在模块最低性能时,调制器输出信号的带内信噪比为83.5 d B,总功耗为1.8 m W。

摘要：比较了套筒式共源共栅、折叠式共源共栅和两级AB类输出的三种运算放大器结构,提出了一种可用于前馈型高阶Sigma delta调制器的全差分跨导运算放大器。采用SIMC 0.18μmCMOS工艺,完成了含共模反馈电路的两级AB类输出的跨导运算放大器的设计。利用Cadence/Spectre仿真器进行仿真,结果表明放大器的直流增益为62.19dB,单位增益带宽为205.56 MHz,相位裕度为70.81°,功耗仅为0.42 mW,适合于低压低功耗Sigma delta调制器的应用。

摘要：通过研究脉冲密度反馈力对微机械陀螺性能的影响,设计了基于机电结合∑Δ调制器原理的微机械陀螺检测闭环电路。首先,根据微机械陀螺敏感模态的等效形式,分析得出脉冲密度反馈力对敏感模态的影响机理可以分为负刚度效应和增益效应两部分,且负刚度效应与输入角速度无关。然后,根据闭环检测理论建立了角速度和反馈脉冲密度之间的关系、量程与反馈脉冲高电平之间的关系。最后,利用量程设计指标和实际微机械陀螺参数,理论计算了所需的反馈脉冲高电平,并在Simulink中进行了仿真。仿真结果表明,所选参数满足了设计指标,且在正交误差等效输入角速度为0、30和50(°)/s 3种情况下,仿真得到平均脉冲密度和角速度之间的非线性分别为3.6×10-6、3.07%和5.12%。对正交误差等效输入角速度分别为30.4(°)/s和47.3(°)/s的I号陀螺和II号陀螺进行实验,结果表明,脉冲密度反馈力对负刚度的影响不随脉冲密度的变化而变化;得到的平均脉冲密度和角速度之间的非线性分别为2.9%和4.8%,实验与仿真结果符合得到较好。

摘要：为实现电容式微加速度计的数字输出闭环,设计了一种数字输出闭环ASIC(Application Specific Integrated Circuit)接口电路,以降低电路输出噪声并提高测量量程。对已有的电容式微加速度计ASIC电路进行了改进,分时段在中间极板上加载差分电容读出信号和由脉宽调变(PWM)波控制的反馈信号,然后由控制器实现闭环,利用Sigma delta调制器实现模数转换。通过分析差分电容读出电路和Sigma delta调制器的原理和特性,建立了该数字输出闭环电容式微加速度计的模型,进行了系统的设计与仿真。实验结果表明,该数字输出闭环电容式微加速度计的噪声水平为9.6μg/√Hz,量程为±3g。这些结果验证了时分复用方案的可行性和本文所提出模型的正确性。

摘要：本文研究了SDM调制器在陀螺闭环检测中的应用,主要针对其闭环检测的结构设计和参数获取作了相应的研究和阐述。硅微机械陀螺敏感模态为二阶模态,基于SDM调制器的设计原理,结合DSToolbox来设计整个闭环检测电路,得到闭环检测电路的结构和参数。最终仿真得到的闭环检测系统的信噪比达到了106 d B。在量程为±200°/s,带宽为200 Hz时,分辨率可以达到0.001°/s。

摘要：提出了一种高速高分辨率的过采样率可配置的四阶基于2-1-1级联拓扑结构的SigmadeltaA/D转换器的设计方法。设计采用的是0.18μmCMOS混合工艺,模拟电路和数字电路的供电电压分别为3.3V和1.8V。该转换器的采样时钟速率最高可以达到64MHz,过采样率可以配置为32、16两种方式,当过采样率为32时,可达到115dB的无杂散动态范围和95dB的信噪比,总功耗约为200mW。

摘要：为实现24bit音频DAC的数字前端低功耗、微面积的设计,提出了一种新的面积优化方法.优化了有限冲击响应(FIR)插值滤波器结构,同时采用改进的非递归公共子式消除算法和加法器、寄存器共用的方法来减小硬件开销和面积.优化的4阶3bit Sigma-delta调制器克服了单比特量化器需随机加抖的问题和减轻了对后续模拟重建滤波器的性能要求.该数字部分采SMIC 40nm 1P6M标准CMOS工艺设计,核心芯片面积为0.058mm2,在1.1V电源电压仿真下,得到功耗为53μW,峰值信噪比(SNR)达到了146dB,谐波失真(THD)为-150dB,实现了高性能低功耗的要求.

摘要：介绍了sigma delta单环调制器的设计方法。详细阐述了如何把给定的要求转化为具体拓朴结构。通过该方法,设计者可以在仅知道精度要求的情况下,逐步实现所需要的电路结构,并通过一个三阶一位调制器的设计描述了这一流程。