摘要：针对在多径信道环境中由于多径反射导致正交频分复用(OFDM)符号的循环前缀会受到符号间干扰(ISI)的问题,本文提出一种时域定时同步算法:相关峰斜率检测算法。该算法通过对相关峰斜率的检测确定最后一径位置,估计出多径信道弥散长度,从而使后继傅立叶变换(FFT)开窗位置避开ISI。与经典算法对比,本算法可更好地避免ISI,特别是在CT-8信道中全部避开ISI。另外,针对类似NB-IOT采用了OFDM技术的低成本物联网通信系统,对算法进行了简化,可降低物联网终端基带芯片实现的代价,减少终端成本。

摘要：提出一种最大可能满足时序且功耗最小化的时钟树设计方法,该方法以扇出数和驱动器选择策略作为低功耗时钟树设计的优化变量。针对不同的扇出数,以选择标准单元库中全部反相器/缓冲器的驱动器选择策略为参考策略,与本文提出的3种选取部分反相器/缓冲器的驱动器选择策略进行对比分析,同时提出以时钟树的时钟偏差值和功耗值组成的优值因子作为评价各种驱动器选择策略的标准。实验结果表明,以优值因子为评价标准,时钟树设计中的最优扇出数与驱动器选择策略相关性不大,且本文提出的3种驱动器选择策略都比参考策略要好,其中在优值因子最好的一个策略中,典型情况下时钟树功耗降低5.82%。最后,总结出一种基于优值因子的低功耗时钟树设计方法。

摘要：循环冗余校验(CRC)与信道编码的级联使用,可以有效改善译码的收敛特性。在新一代无线通信系统,如5G中,码长和码率都具有多样性。为了提高编译码分段长度可变的级联系统的译码效率,该文提出一种可变计算位宽的CRC并行算法。该算法在现有固定位宽并行算法的基础上,合并公式递推法中反馈数据与输入数据的并行计算,实现了一种高并行度的CRC校验架构,并且支持可变位宽的CRC计算。与现有的并行算法相比,合并算法节省了电路资源的开销,在位宽固定时,资源节约效果明显,同时在反馈时延上也有将近50%的优化;在位宽可变时,电路资源的使用情况也有相应的优化。

摘要：由于半导体产业的设计和外包代工制造全球化趋势,使得集成电路容易受到硬件木马造成的严峻威胁。基于电路退化模型等的隐秘硬件木马通常将恶意行为隐藏在正常的芯片行为中,从而难以被传统的测试和验证方法发现。建立一个高效的机器学习框架,利用指令级侧信道功耗特征对无木马和插入木马的芯片电路进行分类。算法模型采用不同的指令和木马构造提取的特征向量集。为评估检测方法性能,在Altera StratixⅡFPGA中实现基于MC8051微控制器的基准电路,并详细分析在有监督和无监督模式下的5种机器学习算法模型。测试结果表明,综合各种特征条件,有监督的朴素贝叶斯方法检测准确率最高,平均为95%,有监督的支持向量机方法运行时间最短,平均为0.04 s。另外验证了无监督的支持向量机可以作为一种没有黄金参考模型下的有价值方法,即使在恶劣训练条件下,其检测准确率也在17%~72%。

摘要：针对高性能计算环境下的多个电子设计自动化(EDA)任务流调度问题,提出一种启发式公平调度算法L-Fairness。在准备队列选择待调度任务时,L-Fairness算法结合任务滞后度、完成度和剩余完成时间确定任务优先级,保证多个任务流中任务的公平调度,同时将license数量及其类型作为处理器选择的依据,满足EDA多任务流的调度需求。仿真结果表明,与经典Fairness算法相比,L-Fairness算法的平均资源利用率提高6.7%,不公平度和平均完成时间分别降低46.2%和14.9%,保证了用户服务质量及调度公平性。

摘要：基于SMIC 40nm CMOS工艺,设计了一种10位100MS/s DAC IP核.该DAC IP核采用6+4分段式电流舵结构,1.1V/2.5V双电源供电,满量程输出电流为20mA.完成了DAC IP核电路和版图的原型设计,提取了物理模型与时序模型,组成基本的数据交付项.对该DAC IP核进行了仿真分析,给出了流片后的测试结果.

摘要：为提高电子设计自动化(electronic design automation,EDA)并行仿真任务的资源利用率并保证公平性,在占优资源公平分配机制(dominant resource fariness,DRF)的基础上,提出考虑license的占优资源公平分配(dominant resource fairness allocation algorithm considering license,LDRF)算法。一方面考虑多类型资源的公平调度问题,满足EDA任务对资源种类多样性的需求;另一方面考虑对EDA工具的license资源调度,避免任务占有硬件资源但是没有获得license授权不能运行,导致资源利用率下降。实验仿真结果表明,在license有限的条件下,LDRF的平均CPU资源利用率比DRF算法提高60%,平均内存资源利用率比DRF算法提高34%。

摘要：本文研究了自主开发的40nm工艺PDK中的LOD效应和WPE效应.LOD参数SA和WPE参数left影响CMOS器件特性,尤其饱和电流I_(dsat)和阈值电压VTH.随着SA减小,NMOS的I_(dsat)减小4.25%而VTH增大2.79%;PMOS的电参数与SA关系曲线与NMOS的一致,但比NMOS趋势要强,I_(dsat)减小8.32%而VTH增大6.78%;并解释了LOD效应的物理机制.随着left的减小,NMOS的I_(dsat)减小9.03%而VTH增大12.5%;PMOS的电参数与left关系曲线比NMOS的要弱,I_(dsat)减小8.50%而VTH增大4.61%,并提出了WPE效应下器件电参数变化原因.在纳米工艺PDK中,LOD效应和WPE效应的准确应用可以更好地模拟器件性能并改善电路设计精度.

摘要：基于军用IP核标准体系现状,结合现有标准对于军用IP核的适用性,针对军事应用的需求和特点,研究分析了军用IP核的交付项要求、质量评测、测试方法学、可靠性试验和检验等关键共性技术,为制定和完善军用IP核标准体系提供参考建议和技术指导。

摘要：针对基于机器学习的版图热点训练过程中降维算法耗时长和大多数训练算法没有利用多核资源的问题,分别提出了基于MPI的PCA并行降维算法和基于OpenMP的AdaBoost并行训练算法.首先采用QR分解优化奇异值求解特征矩阵,再结合MPI实现PCA的并行降维计算,最后将降维后的数据利用多核CPU进行训练,达到减小训练时间的目的.实验结果表明,PCA并行降维算法加速比达4.7倍,AdaBoost并行训练算法加速比达4.9倍,验证了并行化的可行性.