摘要：随着无线传感网定位技术的发展,高精度、大范围、低代价成为无线传感器网络定位技术的研究热点文中提出一种用于无线传感网定位的协作波纹算法,侧重于对多节点实现快速精确定位.首先以更合理的网络布局研究为基础,设计一种可以拼接的网络拓扑结构;其次利用节点协作的方式感知网络环境,降低定位误差;最后利用波纹定位的方式对节点进行两轮定位,从而实现网络区域内的高精度定位.仿真实验表明,网络的锚节点节省率可达3.20%,定位精度提升了20.00%,进而充分证明了协作波纹算法的有效性与合理性.

摘要：基于片上系统的扫描链结构,针对全速测试研究了多扫描使能(SE)信号的可测性设计,并建立了新颖的测试资源-覆盖率(TR-TC)联合测试成本线性规划数学模型.研究结果表明,该模型不仅可以高效控制全速测试的测试资源消耗以及可测性设计复杂度,而且还可以确立SE信号数量的最优上限,进而避免了以盲目提升SE信号数量来提高转换故障覆盖率的纯理论方式,使面向片上系统全速测试的多SE信号可测性设计方法有一个可靠的目标控制值.

摘要：针对无源射频识别(RFID)定位问题,建立了重叠的读写器天线布局规划以及年轮式概率模型,提出了重叠年轮式定位算法,并通过Kp值修正以及双标签边缘修正实现精确定位.验证表明,与邻近算法相比,重叠年轮式无源RFID定位算法使定位误差降低了33.929%,同时定位误差概率累积分布曲线的收敛速度也显著提高.

摘要：随着对微机电系统一惯性测量单元(micro-electro-mechanical system-inertial measurement unit,MEMS-IMU)在室内定位、动态追踪等应用领域中的需求日益迫切,使得具有高精度、低成本和实时性的MEMS-IMU模块设计成为研究热点.针对MEMS-IMU的核心技术——姿态估算进行研究,设计了一种基于四元数的9轴MEMS-IMU实时姿态估算算法.该算法运用分解四元数算法处理加速度和磁感应强度数据,计算出静态四元数;通过角速度与四元数的微分关系估算动态四元数;运用卡尔曼滤波融合动、静态四元数,进而实现实时姿态估算.针对分解四元数算法中存在的奇异值问题,提出了转轴补偿方法对其修正,以实现全姿态估算;考虑动态情况下的非线性加速度分量对姿态估算精度的影响,设计了R自适应卡尔曼滤波器,以进一步提高姿态估算算法的精度.验证结果表明,R自适应卡尔曼滤波器能够有效抑制加速度噪声,提高姿态估算精度;同时,转轴补偿-分解四元数算法能够准确估算奇异值点的姿态信息,并且计算时间仅为原"借角"补偿方法的50%左右,有效提高了整体算法的实时性.

摘要：行人航迹推算(pedestrian dead reckoning,PDR)作为一种新兴的导航定位方法,因其不易受外界环境因素影响而受到广泛关注.针对室内行人航迹推算,采集并分析了微机电惯性测量单元(micro-electro-mechanical system-inertial measurement unit,MEMS-IMU)数据,设计了运动分类的区间对称步频检测,并建立了步频调节的步长估计模型,最后提出了运动分类步频调节的MEMS-IMU室内行人航迹推算,从而实现较精准的定位.针对不同个体,对步频调节的步长估计模型进行个性化标定,以进一步提高室内行人航迹推算性能.验证结果表明:与传统峰值非线性方法相比,运动分类步频调节的MEMS-IMU室内行人航迹推算的定位误差降低了32.6%,使短距离室内行人航迹推算在无其他定位技术支持的情况下具有较高精度.

摘要：在纳米级工艺条件下,高速运算单元核心部件XC Domino动态门面临严重的软错误问题.本文提出一种适用SEU类软错误容错设计的免疫型XC Domino动态门,此免疫型动态门借鉴了锁存器单元稳定结构,对于动态门的输出端实施P-type扩散区隔离以完成SEU的防护.通过Spectre电路仿真,验证了SEU免疫型动态门能够实现对于高达2倍Vdd振幅电压脉冲干扰的SEU类软错误容错;另外,与传统XC Domino动态门容错设计方案相比,免疫型动态门能够降低13.64%的门延时,并能在减少47.37%面积开销的同时降低75.54%功耗开销.

摘要：目前,常用的一些三维片上网络(3D NoC)路由算法在路由路径最短和路由路径多样性两方面只能保证其一个,二者不能很好地兼顾.针对这些不足,设计了两种既能保证路由路径最短,同时也能保证路由路径多样性的三维片上网络最短路径令牌式路由算法,分别是适用于3D Mesh结构的3D-Mesh-MPT路由算法和适用于3DTorus结构的3D-Torus-MPT路由算法.两种算法在路由过程中总是选择最短的路径进行路由,同时路由器输出端口的选择由算法中令牌的分配情况而定,保证了路径的多样性.采用Verilog HDL实现了这两种三维片上网络路由算法,同时,为了提高算法的灵活性,设计时采用了参数化设计.实验结果表明,设计的两种算法具有较低的资源利用率,在FPGA主要资源Slice Registers、Slice LUTs以及Occupied slices等方面的利用率分别均不到0.3‰、1.4‰、3.5‰.在延时方面,两种算法的最大输出延时均在7.3~7.6ns之间.另外,两种算法的功耗随频率变化的趋势和理论分析一致,呈现低功耗的特点.

摘要：针对触发器在纳米级工艺下容易受空间辐射中单粒子效应的影响而产生软错误的情况,基于CPSH触发器结构,研究了一种对单粒子效应中SET/SEU加固的延时采样软错误防护(DSSEP)触发器结构。该触发器由延时采样单元、输入传输单元、软错误鲁棒存储锁存器和反相输出单元组成。延时采样单元对来自其他逻辑电路的输出数据进行采样,采样数据经输入传输单元写入软错误鲁棒存储锁存器,并通过一个反相输出单元输出。仿真结果表明,DSSEP触发器具有很好的SET/SEU加固能力。经过比较和分析,证明DSSEP触发器与具有同样SET/SEU加固能力的保护门触发器(GGFF)相比,在晶体管数目和传播延时方面仅为GGFF的62%和33%。

摘要：提出了适用于二维或三维片上网络的分组混合并行仲裁策略,该策略对仲裁输入请求个数进行分组处理并实现了并行计算,同时结合了matrix和round robin两种仲裁策略各自的优势.基于此策略,提出了2种分组混合并行仲裁器,有效地改善了片上网络仲裁器在延时、最大工作频率、占用芯片资源等方面的性能指标.