摘要：论文设计了一个满足有线数字电视接收的CMOS锁相环集成电路。针对DVB-C接收标准,细化了电荷泵锁相环的相位域模型,根据该模型推导了各模块噪声的传输函数;对锁相环各模块的噪声特性进行了分析,根据相位误差优化目标,提出了优化重点。测试结果表明,在整个电视接收带宽内根据分析结果来优化的锁相环相位误差小于3.9°。内含该锁相环的电视调谐器实现了对DVB-C64QAM数字电视信号清晰接收。

摘要：提出了一种CPU的功耗优化方法,即通过自适应时钟门控来解决CPU中由于流水线阻塞、浮点处理器（FPU）和多媒体协处理器空闲所导致的动态功耗浪费.首先,设计了模块级自适应时钟门控单元,并通过芯片内部硬件电路来自动监测上述模块是否空闲,模块空闲时时钟关闭,从而消除了不需要的时钟翻转带来的模块内部动态功耗消耗.然后,将自适应时钟门控单元应用于国产处理器Unicore-2中,对其流水线阻塞、FPU和多媒体协处理器空闲的产生进行功耗优化.最后,基于TSMC 65 nm工艺下已流片芯片的网表和寄生参数文件,通过反标芯片的波形获得电路翻转率,并用Prime Time PX工具进行了功耗仿真.仿真结果表明,利用本方法运行Dhrystone,Whestone和Stream三个典型测试程序时可获得18%-28%的功耗收益,其面积代价可以忽略,并对CPU性能没有影响.

摘要：特定工艺条件下的器件失配程度限制了射频 /模拟集成电路的设计精度和成品率。电路设计者需要精确的MOSFET失配模型来约束电路优化设计 ,版图设计者需要相应的设计规则来减小芯片失配。本文介绍了 MOSFET失配的基本概念 ;回顾了 MOSFET模型的研究进展及相关的版图设计技术、计算机仿真方法 ;总结了 MOSFET失配对电路性能的影响及消除技术。最后探讨了

摘要：在Booth算法的基础上,提出了一个适用于多媒体加速单元(Multimedia Accelerator) 的乘法器IP核设计。通过增加一位符号位,本设计支持32×32无符号和有符号乘法。通过一个32×9结合2 bit Booth算法阵列乘法器循环四次加法,完成32bit乘法。前四个时钟周期,每次处理一个9bit乘法,后两个周期分别处理低32 bit和高32 bit加法。我们采用2.5 V, 0.25μm SMIC CMOS工艺,实现乘法器的设计,其中部分积求和部分和ALU单元,Hspice仿真的最大延迟分别为0.64 ns,1.51 ns。

摘要：分析了沟道高电场分布产生原因及各个参数对高电场的影响 ,提出了两条沟道设计的原则——拉长沟道同时降低沟道浓度 .模拟结果显示 ,两条原则能够有效地降低沟道两端的两个峰值电场 ,从而缓解沟道热载流子效应 ,提高 P- L DMOS的可靠性 .

摘要：介绍了一块用于数字电视调谐器的CMOS宽带频率综合器。该频率综合器集成了压控振荡器(VCO)、分频器(Divider)、鉴频鉴相器/电荷泵(PFD/CP)及4MHz晶振电路和整形电路。该芯片使用经典的单变频三波段结构,VCO通过片外谐振回路产生了从80MHz到840MHz的本振信号。为了保证频率综合器在很宽的频带内能正常工作并具有较为一致的性能,设计中VCO模块采用了独创的稳幅机制,并对预分频器结构进行了改进。该芯片采用了3.3V0.35μmCMOSRF工艺,所有电压信号路径均采用了差分结构,满足了DVB-CQAM64数字电视的低噪声要求,实现了清晰的数字电视接收,文章最后给出了测试结果。

摘要：　高低压兼容工艺对LDMOSFET漂移区的各参数设计提出了更高的要求。结合实际工艺,对LDMOSFET漂移区的长度、结深、浓度等进行了灵敏度分析,详细分析了各参数对击穿电压和导通电阻的影响。根据分析结果,提出了一种改进方案。模拟结果表明,此方案可以使器件击穿电压提高27%,导通电阻降低10%以上。

摘要：在嵌入式系统中,μC/OSⅡ以其严格的实时性得到了广泛的应用,但目前适用于μC/OSⅡ的图形界面却很少.本文详细介绍了一种适用于μC/OSⅡ的图形界面---μC/GUI的体系结构和特点,以及在μC/OSⅡ平台下的μC/GUI的定制过程,包括移植裁减等,同时介绍了SEP3203嵌入式微处理器的内置LCD控制器的结构和功能,给出了SEP3203下μC/GUI驱动程序和应用程序的编写实例.

摘要：基于ARM7TMDI嵌入式处理器内核设计了一种兼容ARM720T存储管理机制的转换后备缓冲器(TLB)组织结构,建立了TLB的Verilog仿真模型,设计了相对应的存储保护模块。该TLB采用64页表项全关联结构,同时支持多种页转换方式和页表项命中控制,并且通过复用设计节省了硬件资源。通过整合TLB、存储保护模块和ARM7TMDI的仿真模型,采用VCS仿真软件进行仿真验证,结果证实了设计的有效性和正确性。

摘要：随着集成电路设计复杂度和工艺复杂度的提高 ,集成电路的测试面临越来越多的挑战 ,内建自测试作为一种新的可测性设计方法 ,能显著提高电路中随机逻辑的可测性 ,解决一系列测试难题 ,但它同时也引起了测试功耗问题。本文提出了一种面向功耗优化的伪随机测试向量生成方法 ,在保证故障覆盖率的条件下 ,大大降低了测试功耗。