摘要：设计了一个基于SOC系统的触摸屏逐次逼近型结构的10 bit 2Msps模数转换器(ADC)。高精度比较器和Bootstrap开关应用于设计电路中,提高了芯片速度和降低了功耗。芯片采用SMIC0.18μm 1P6M CMOS工艺流片,版图面积为0.25mm2,2MHz工作时平均功耗为3.1mW。输入频率320kHz时,信噪比(SNR)为56dB,ENOB为9.05bit,无杂散动态范围(SFDR)为66.56dB,微分非线性(DNL)为0.8LSB,积分非线性(INL)为1.4LSB。

摘要：降低存储系统功耗是SoC设计中的重要问题,基于对程序执行与器件特性的分析,在SDRAM中引入数据缓冲区,给出针对多进程数据访问特性的实现方法,降低了程序运行时外存设备的功耗。在EMI中实现了指令FIFO,并给出定制方法,降低了程序运行时的SDRAM能耗。实验与仿真表明,该方法能有效降低程序运行时SoC存储系统整体功耗。

摘要：在分析了SDRAM存取原理之后,提出并设计了一种面向片上系统的高性能SDRAM控制器。该控制器采用数据写缓存方式降低了数据在存取内存时的等待时间;并引入了两组双通道预取指令缓冲器,每组双通道都用以减少取指令时的等待时间,采用两组的结构是为了增加指令预取的命中率;同时还使用了四路组关联的片上堆栈存储器来降低SDRAM的页失效频率,从而降低了因页失效而需要等待的时钟周期。实验证明,与传统的控制器相比,SDRAM的存取等待时间降低了63%,页失效频率降低了64%,总的指令执行平均时间为原来的40.5%。

摘要：采用片外谐振网络和多VCO的结构设计了一个宽带CMOSVCO，并采用一种新型的电荷泵式自动幅度控制电路，确保了VCO在整个带宽内的可靠性。基于Chartered0．25弘mCMOS工艺的测试结果表明．该VCO的频率能够覆盖75-900MHz，单边带相位噪声最佳值达到了-92dBc／Hz@10kHz。

摘要：为了降低嵌入式应用系统的功耗和成本,设计实现了一种应用于低功耗嵌入式处理器的功耗动态管理策略.该功耗动态管理策略包括多工作模式切换、动态频率调节、动态电压调节和快速可变的电压供给单元全集成,在满足功能和性能要求的基础上,根据处理器执行任务的需求变化,切换处理器的工作模式,动态调节工作频率与工作电压,降低功耗;快速可变的电压供给单元也集成于处理器中,支持工作电压的实时快速调节,降低系统成本.基于嵌入式应用系统样机的验证结果表明,应用系统执行不同的进程任务时,功耗均有效下降.在嵌入式应用系统中采用该功耗动态管理策略,能够有效降低系统的功耗与成本.

摘要：在由通用RISC处理器核和附加定点硬件加速器构成的定点SoC(System-on-Chip)芯片体系架构基础上,提出了一种新颖的基于统计分析的定点硬件加速器字长设计方法。该方法利用统计参数在数学层面上求解计算出满足不同信噪比要求下的最小字长,能有效地降低芯片面积、功耗和制作成本,从而在没有DSP协处理器的低成本RISC处理器核SoC芯片上运行高计算复杂度应用。

摘要：为了满足图像应用对椒盐噪声高性能实时处理的需求,解决传统设计方法仅能针对特定滤波算法实现固定参数的限制,在粗颗粒度可重构架构上映射实现了多种中值滤波算法.通过分析中值滤波算法的计算数据特点,探索出滤波算法在重构架构的数据并行和重用方法.同时,通过优化可重构计算单元的微结构设计来适应中值滤波算法的映射,扩展重构计算单元的输出端口设计,引入分布式跨域寄存器.实验结果表明,采用SMIC 130 nm CMOS工艺实现100 MHz系统主频,可以获得最高75.21×106像素/s的像素处理速率.可重构方法可以灵活实现多种中值滤波算法,满足不同复杂度和分辨率下图像的实时处理需求.

摘要：基于Unicore架构,对Dalvik虚拟机进行了移植优化.通过分析Unicore架构下应用程序二进制接口与Dalvik虚拟机的平台相关性,设计实现了jniArgInfo变量字段的布局以及与Dalvik虚拟机平台相关的本地方法调用桥.在设计完成Unicore架构下的快速型解释器入口函数、别名寄存器、汇编宏定义以及汇编版本快速型解释器架构等组件的基础上,结合虚拟机快速型解释器的混合实现机制对Dalvik虚拟机进行了优化,并对优化后Dalvik虚拟机的兼容性、功能、性能进行了测试验证.实验结果表明,优化后的Dalvik虚拟机符合Android系统规范,虚拟机核心部件及Dalvik解释器性能稳定,与优化前相比,系统每秒执行的字节码数目提升达147%.与同类平台的对比测试结果验证了Dalvik虚拟机性能提升的合理性.

摘要：研究并提出了一种基于二维访问机制的数据缓存结构（2D Cache）及其更新管理策略．该缓存结构可以在控制硬件存储开销的同时，有效提升可重构系统的数据访存效率．实验结果表明，仅需4 KB的数据缓存开销，可重构系统的访存性能提升了29.16％～35.65％，并且对于不同标准的媒体处理算法都能获得较好的优化效果，具有很好的适应性．芯片实测结果表明，采用所述数据缓存设计方案的可重构系统可以在200 MHz下满足1080p＠30fps的实时解码需求，与国际同类架构相比，性能提高了1.8倍以上．

摘要：针对面向雷达应用可重构系统中数据访存冲突严重、访存效率低等问题,设计了一种片上层次化缓存结构,并提出基于多存储体的线性步长可变的数据管理机制,通过建立计算阵列与各个存储体之间可配置的逻辑映射关系,有效降低了多个计算阵列并行工作时产生的访存冲突,提高了计算阵列的数据吞吐率,从而提高了可重构系统的数据访存性能.结果表明,该方案在有效控制硬件开销的同时,极大地提升了可重构系统的数据访存性能,以256~64×210快速傅里叶变换为例,与经典并行缓存机制相比,可重构系统的数据访存性能提升了26.09%~54.60%.