摘要：为了降低嵌入式应用系统的功耗和成本,设计实现了一种应用于低功耗嵌入式处理器的功耗动态管理策略.该功耗动态管理策略包括多工作模式切换、动态频率调节、动态电压调节和快速可变的电压供给单元全集成,在满足功能和性能要求的基础上,根据处理器执行任务的需求变化,切换处理器的工作模式,动态调节工作频率与工作电压,降低功耗;快速可变的电压供给单元也集成于处理器中,支持工作电压的实时快速调节,降低系统成本.基于嵌入式应用系统样机的验证结果表明,应用系统执行不同的进程任务时,功耗均有效下降.在嵌入式应用系统中采用该功耗动态管理策略,能够有效降低系统的功耗与成本.

摘要：基于Unicore架构,对Dalvik虚拟机进行了移植优化.通过分析Unicore架构下应用程序二进制接口与Dalvik虚拟机的平台相关性,设计实现了jniArgInfo变量字段的布局以及与Dalvik虚拟机平台相关的本地方法调用桥.在设计完成Unicore架构下的快速型解释器入口函数、别名寄存器、汇编宏定义以及汇编版本快速型解释器架构等组件的基础上,结合虚拟机快速型解释器的混合实现机制对Dalvik虚拟机进行了优化,并对优化后Dalvik虚拟机的兼容性、功能、性能进行了测试验证.实验结果表明,优化后的Dalvik虚拟机符合Android系统规范,虚拟机核心部件及Dalvik解释器性能稳定,与优化前相比,系统每秒执行的字节码数目提升达147%.与同类平台的对比测试结果验证了Dalvik虚拟机性能提升的合理性.

摘要：研究并提出了一种基于二维访问机制的数据缓存结构（2D Cache）及其更新管理策略．该缓存结构可以在控制硬件存储开销的同时，有效提升可重构系统的数据访存效率．实验结果表明，仅需4 KB的数据缓存开销，可重构系统的访存性能提升了29.16％～35.65％，并且对于不同标准的媒体处理算法都能获得较好的优化效果，具有很好的适应性．芯片实测结果表明，采用所述数据缓存设计方案的可重构系统可以在200 MHz下满足1080p＠30fps的实时解码需求，与国际同类架构相比，性能提高了1.8倍以上．

摘要：针对面向雷达应用可重构系统中数据访存冲突严重、访存效率低等问题,设计了一种片上层次化缓存结构,并提出基于多存储体的线性步长可变的数据管理机制,通过建立计算阵列与各个存储体之间可配置的逻辑映射关系,有效降低了多个计算阵列并行工作时产生的访存冲突,提高了计算阵列的数据吞吐率,从而提高了可重构系统的数据访存性能.结果表明,该方案在有效控制硬件开销的同时,极大地提升了可重构系统的数据访存性能,以256~64×210快速傅里叶变换为例,与经典并行缓存机制相比,可重构系统的数据访存性能提升了26.09%~54.60%.

摘要：为实现隔行扫描到逐行扫描的视频格式转换,文中提出了一种时空权重和边缘自适应的去隔行算法,主要包括4个同极性场运动估计、小角度边缘搜索、时空权重计算、自适应插值等.运动估计通过比较同极性场的像素块绝对值差和(SAD)与运动阈值实现运动估计,并且利用前一场的运动信息进行鲁棒性处理,提高运动检测的精度.小角度边缘搜索采用自适应搜索半径的方法实现最小6°的小角度边缘检测.最后,通过时空权重自适应的插值算法实现去隔行处理,取得很好的处理效果.

摘要：针对目前以差分功耗攻击为代表的旁路攻击技术对加密设备的安全性造成了严重威胁的状况,提出了一种基于"非对称"掩码的新型抗差分功耗攻击的方法,并在标准加密算法(DES)中实现.即通过在算法的不同时刻引入不同的随机掩码变换,使加密设备的功耗与密钥之间的相关性被扰乱,从而抵御相关功耗攻击.以此方案设计了电路并采用FPGA实现了电路.搭建了功耗攻击的FPGA实物平台,分别对未加防御的DES和抗相关功耗攻击DES算法电路进行相关功耗攻击实验.实验结果表明,以增大5倍攻击样本且花费了近5倍的破译时间为代价,仍无法攻破该方法保护的DES算法,可见"非对称"掩码方法对相关功耗攻击起到了防御效果.

摘要：为了满足功率电路及系统设计对碳化硅基垂直双注入金属氧化物半导体晶体管(VDM OS)模型的需求,建立了一套基于表面势计算方法的可描述碳化硅基VDM OS器件电学特性的模型.模型包括静态部分与动态部分.静态部分不仅分别针对沟道区、积累区、寄生结型场效应晶体管(JFET)区及N-外延层建立电流模型,还考虑了界面态对于阈值电压偏移与沟道迁移率的影响.动态部分中引入了界面陷阱对于电容的影响,完善了基于端电荷划分理论的动态模型.结果表明,所提器件模型的输出特性和转移特性的仿真结果与实测结果之间的均方根误差均小于5%,开关特性的仿真结果与实测结果之间的均方根误差小于10%.

摘要：提出一种基于C参考模型的MPEG-4解码电路功能验证方法,该方法首先用C语言来描述MPEG-4解码算法的IDCT(InverseDiscreteCosineTransform)、反量化和图像叠加,用HDL(HardwareDescriptionLanguage)语言来描述RTL(RegisterTransferLevel)硬件,然后把这两种模型同时集成到验证环境进行仿真,C模型作为参考模型,HDL模型作为DUV(DeviceUnderVerification),目的是保证HDL模型和C模型的功能一致。验证向量同时加载到C和HDL模型上,然后比较这两个模型的每一步功能是否一致。该方法已经成功用到一款多媒体SoC(Sys-temonChip)的验证中,结果表明该方法相对于传统的方法(仅进行HDL模型仿真)能更全面验证两种模型的功能一致性,缩短验证时间,节省人力资源,尽快发现HDL代码中的bugs和提高验证质量。

摘要：为了提升安全应用中分组密码算法的面积效率,提出了一种基于粗粒度可重构计算的硬件架构.在可重构架构设计过程中采用了2种优化方案,即利用Benes网络优化可重构计算阵列的层间互联和基于配置信息的使用频度优化配置信息的组织方式.实验结果表明:采用基于Benes网络的层间互联方案后,可重构阵列中层间互联的面积开销减少了51.61%;采用基于使用频度的配置信息层次化组织方式后,AES分组密码算法和DES分组密码算法的配置时间分别缩短了80%和88%,配置时间占总时间的百分数分别下降了42%和39%.这2种分组密码算法在该可重构架构上实现的面积效率为同类架构的3.95和1.51倍.因此,所提的2种优化方案能够有效降低面积开销,提高可重构架构的性能,有助于分组密码算法高面积效率的实现.

摘要：针对SoC中的动态电压调节技术,设计了一款可变输出的数字控制Buck型DC-DC变换器.首先,采用基于系统模型的轨迹预测方法,根据当前开关周期电感电流和输出电压的采样值,并基于电感、电容的储能特性,预测出下一开关周期的电感电流和输出电压值;然后,将此预测值代替实际采样值,补偿环路时延,提高瞬态响应.此外,采用多采样技术减弱随机噪声的影响.本设计采用SMIC 65 nm工艺实现.测试结果表明,当仿真预测值与实际采样值之间的最大偏差小于15 mV时,输出电压的稳态误差可控制在5 mV内.负载和参考电压变化时,输出电压的瞬态响应时间分别为122.3和476.1μs,电源调整率为14.37%.