摘要：设计了一种适于DVB-C标准的中频可变增益放大器。该放大器由三部分构成:电流调节型可变增益单元、基于差分对管传输特性的指数控制电压产生电路以及一高线性输出级。采用Chartered0.25μm RFCMOS工艺库下流片。测试结果表明,4～49dB的连续增益范围,100MHz的3dB带宽,50Ω负载下的OIP3为16.8dBm。

摘要：面向媒体应用的可重构架构中,配置信息的调度严重限制了可重构系统的性能提升.为此,提出一种层次化配置信息缓存的组织结构,并面向媒体应用提出一种基于配置信息分级策略的配置信息缓存管理机制,包括基于预解析的配置信息预取机制和基于混合优先级的配置信息替换策略.实验表明,采用该设计方案后配置信息的访问性能提高4.34倍.采用所述配置信息缓存设计方案的可重构系统可在200 MHz情况下满足1 080 p,30 fps的实时解码需求,与同类架构相比性能提高1.8倍以上.

摘要：基于漂移区表面具有单个P-top层Double RESURF nLDMOS的结构和耐压机理,提出了具有P-top层终端结构的Double RESURF nLDMOS结构,并通过利用SENTAURUS TSUPREM4和DEVICES软件进行优化设计。P-top层终端结构不仅降低了击穿电压对P-top层参数的敏感度,而且在漂移区引入一个附加的电场峰值,使漂移区电场分布进一步趋于平坦化。与传统Single RESURF和普通Double RESURF器件相对比,击穿电压可以分别提高约13.5%和4%,导通电阻却提高了11.8%和6%,但在满足击穿电压相等的条件下,该结构通过控制P-top层的位置和漂移区剂量可以使导通电阻降低约37%。

摘要：叙述了一种应用于智能传感器的低功耗射频前端电路,包括低噪声放大器和下混频器。智能传感器的无线通信一般基于Zigbee协议,Zigbee接收机一般采用低中频的架构以获得灵敏度和低功耗之间较好的折中。主要研究了从提高晶体管跨导效率和提高电流利用效率两个角度实现低功耗的方法,低噪声放大器采用交叉耦合输入的噪声抵消结构,增强了输入管的等效跨导,因而在较低功耗代价下获得了低噪声系数并实现50Ω阻抗匹配;下混频器采用基于电流放大器的无源混频结构,输入跨导级通过电流复用提高了电流利用效率而输出跨阻级引入跨导增强技术减少了中频电流的泄漏,这使得在同等功耗水平下可以获得更高的线性度,即节省了功耗。讨论了电路设计过程并在TSMC 0.13μm CMOS射频工艺下进行流片验证,在1.2 V电压下整个前端电路消耗5.4 mW功耗和0.12 mm2芯片面积,仿真结果表明低噪声放大器获得了2.1 dB的噪声系数和小于-30 dB的S11,混频器转换增益为27.7 dB;而芯片测试得到的前端噪声系数为5.4 dB,IIP3达到5.5 dBm,能够满足智能传感器无线通信的需要。

摘要：研究了高压SOI-LDMOS器件在引入P-sink结构改善电安全工作区(E-SOA)后I-V特性曲线呈现的驼峰现象(hump)。首先将驼峰现象出现后器件的源端总电流分成电子电流与空穴电流单独分析,确定高栅压下电子电流阶梯上升是驼峰现象产生的表面原因,进而通过仿真分析出Kirk效应导致的空穴电流在表面漂移区中电导调制是驼峰现象产生的根本原因。最后,根据对驼峰现象的分析,设计出新器件结构成功消除了驼峰现象,为今后不同类型LDMOS器件改善I-V曲线驼峰现象提供了理论指导。

摘要：能耗和采集延时都是无线传感器网络批量数据采集应用的重要指标。在LEMR-multichannel的基础上提出一种基于跨层设计的双路径采集协议EEDP(Energy-Efficient Dual-Path)。通过在MAC层进行适当的时槽和信道分配,EEDP把整个网络划分成两棵独立的采集树,结合动态路径选择,EEDP使具有冗余路径的节点可以利用双路径进行数据传输,有效降低采集延时。另外,EEDP结合二次竞争和RTS/CTS的方法解决了LEMR-multichannel在解决隐藏终端问题上的不足。仿真结果表明,与LEMR-multichannel相比,EEDP有效减少了批量数据的采集延时,并获得了更低的能耗。

摘要：深亚微米的集成电路设计中,芯片的面积与成本是紧密相连的。随着芯片的面积增大,其制造成本不断增加,但芯片成品率却急剧下降。因此在后端版图设计中,设计人员的目标之一就是应尽可能减小芯片的面积。本文介绍了Garfield5系统芯片的版图设计中,如何利用Synopsys公司的后端设计工具Astro,在布局布线等各个步骤中对芯片面积和电源网络进行设计和优化,并成功实现典型情况下的125MHz时钟频率、5.0mm×5.0mm以内的芯片面积。

摘要：对ARM7和ARM9在嵌入式实验系统中的应用做了比较,阐明了嵌入式实验系统采用基于ARM7微处理器的优点,首次把基于ARM7TDMI的SEP3203微处理器应用于嵌入式实验系统的设计。本设计充分利用了SEP3203芯片丰富的管脚,采用模块化设计,提高了系统的稳定性,降低了系统的成本。本系统可适用于接口类、人机交互类、无线通讯类和操作系统类的实验。

摘要：信号完整性的设计收敛已经成为当前深亚微米集成电路物理设计流程中的关键问题。对信号完整性收敛产生不利影响的有三个因素:串扰、直流电压降和电迁移。其中影响最大的是串扰,串扰噪声会产生大量的时序违规、逻辑错误。主要关注基于串扰控制的物理设计方法,包括新的流程、各个设计阶段对串扰的分析及修正的方法,以达到快速的时序收敛。并且根据真实的设计实例,提出了几点有效的控制串扰的方法和对于信号完整性管理比较有价值的观点。

摘要：在基于功能仿真进行集成电路低功耗设计和研究中,往往需要通过获取电路节点的翻转信息来评估设计电路的功耗并指导相应的优化工作,论文采用PLI(programming Language Interface)编程来扩展仿真工具的功能直接获取设计电路中各个节点的工作状态,实现在仿真过程中节点翻转信息的提取,结果表明该方案不仅具有很大的灵活性而且对仿真效率的影响也最小。