摘要：门控时钟是一种有效的低功耗设计技术,文章介绍了该技术的一种EDA实现方法。介绍了其设计思想和实现细节,重点对设计过程中存在可测性设计穴DFT雪以及时序分析、优化和验证等问题分别进行了详细分析,并给出了相应的解决方法,以使该技术更好地融入到常用的SoC设计流程当中,发挥更高的效率。

摘要：为实现具有超低功耗且稳定可靠的上电复位电压输出,提出了基于电平检测的具有零稳态电流的新型上电复位电路,该电路由电平检测电路、状态锁存电路和欠压检测电路组成,通过在上电复位之后切断电平检测电路的电源实现复位稳定后的零稳态电流,其输出复位电压的状态由状态锁存电路锁存.该电路采用0.18μm Bi-CMOS工艺设计,电源电压为1.8 *** Spectre的仿真结果表明,该电路在上电复位结束后的稳态仅有数纳安的漏电流,起拉电压和欠压检测电压受温度影响很小,因而适用于集成到超大规模片上系统(SoC)芯片中.

摘要：基于2μm GaAs HBT工艺,采用堆叠晶体管结构设计了一款5.8GHz功率放大器。通常堆叠式功率放大器在高频情况下,上下两层晶体管间需要电感来完成功率匹配,在芯片设计中其电感会增加版图面积和级间功耗,为此该设计则利用上层晶体管的基极与地之间的串联电阻、电容等效成堆叠结构级间的感性负载,从而减小了级间的损耗与匹配难度。实测结果表明,该堆叠功率放大器在5.8GHz时增益为20.6dB,饱和输出功率为29dBm,饱和输出时功率附加效率达到36.4%,芯片面积仅为1×0.85mm2。

摘要：借助半导体专业模拟软件Tsuprem-4和Medici,模拟得到一组最佳的30V沟槽MOS-FET结构和工艺参数;给出了特性模拟曲线。在此基础上,详细讨论了沟槽的宽度和深度变化对沟槽MOSFET的阈值电压、击穿电压、漏电流及导通电阻等特性的影响。最后,根据模拟得到的最佳参数进行了流片实验。结果表明,所设计器件的击穿电压大于35V,Vgs为10V下的导通电阻为21mΩ·mm2。

摘要：基于***的击穿电压理论,通过求解双边突变圆柱结的泊松方程,提出了单个浮置场限环终端结构的击穿电压解析模型。该模型计算结果与模拟结果的误差在±7%之内,具有精度高、应用范围广等特点,可以帮助设计者初步确定浮置场限环注入窗口大小及与主结的间距等关键参数。

摘要：主要研究了基于ARM Cortex-M3核的SoC设计方法及不同架构对芯片整体性能的影响。首先从Cortex-M3的结构特点尤其是总线结构特点出发,分析了基于该核的SoC架构设计的要点。然后通过EEMBC的CoreMark程序,对实际流片的一款Cortex-M3核芯片进行了性能测试,并与STM32F103 MCU的测试结果进行了对比,通过实例说明了不同芯片架构对性能的影响。最后,对影响SoC芯片性能的因素,包括芯片架构、存储器速度、工艺、主频等进行了分析和总结。

摘要：提出了一种提高GaAsHBT共射共基宽带放大器增益带宽积的技术,给出了一种宽带补偿的改进型共射共基宽带增益单元。小信号分析表明:在相同半导体工艺条件下,基于这种改进型电路结构的放大器具有更高的增益带宽积。采用2μmInGaP/GaAsHBT晶体管工艺,分别设计了无高频损耗补偿和具有高频损耗补偿电路的共射共基放大器,并成功流片,在同样测试条件下,新的增益单元其增益带宽积达到了原来的近400%。

摘要：本文基于嵌入式微处理器SEP4020和Linux操作系统,设计实现了小型3G(3rd-generation,3G)无线路由器的软硬件系统。根据SEP4020处理器的特点,定制了包括路由器最小系统、多端口以太网交换机及USB主机控制器在内的专用控制主板。软件系统设计实现了PPP(Point to Point Protocol,PPP)拨号、DHCP(Dynamic Host ConfigurationProtocol,DHCP)服务器、网络地址转换及嵌入式WEB服务器等功能。现场测试结果表明:本文设计的小型3G无线路由器能够稳定可靠的运行PPP拨号、DHCP动态地址分配服务器等各项功能;TCP(Transmission Control Protocol,TCP)网络数据传输实际测试,平均数据吞吐量可达543.2kbps(Kilo bit per second,kbps),达到了市场同类产品水平。

摘要：为了扩大802.11n无线产品的覆盖范围,设计了一款符合802.11n标准的2.4GHz高线性功率放大器。在该功率放大器的设计中采用了双路均衡功率合成技术和差异化加速开关技术,在提供高功率输出的同时满足了802.11n的误差向量幅度(EVM)的要求,尤其是实际应用中的动态EVM。测试结果表明,该功率放大器回退7dB后的线性输出功率为27dBm,此时的EVM为-30dB,合成功率输出为29.5 dBm。该功率放大器可广泛用于无线局域网中,与各种类型的无线AP直接匹配使用,提高其覆盖范围。

摘要：A capacitor self-calibration circuit used in a successive approximation analog-to-digital converter （SA-ADC） is presented. This capacitor self-calibration circuit can calibrate erroneous data and work with the ADC by adding an additional clock period. This circuit is used in a 10 bit 32 Msample/s time-interleaved SA- ADC. The chip is implemented with Chart 0. 25 μm 2. 5 V process and totally occupies an area of 1.4 mm× 1.3 mm. After calibration, the simulated signal-to-noise ratio （SNR） is 59. 586 1 dB and the spurious-free dynamic range （SFDR） is 70. 246 dB at 32 MHz. The measured signal-to-noise and distortion ratio （SINAD） is 44. 82 dB and the SFDR is 63. 760 4 dB when the ADC samples a 5.8 MHz sinusoid wave.